如何在芯片设计的早期,第一时间,将芯片的面积准确的估算出来,对于项目成本评估至关重要。
最坏情况,如果项目直至临近流片时间发现目标无法达成(成本过高导致产品没有竞争力),那么,之前所花费的人力物力就将成为沉没成本,无法收回。甚至有可能因此丧失市场机会,失去市场。
芯片面积可能是因为pad多而无法减小,也可能是因为逻辑单元过多。所以,根据芯片面积的受限因素,可以分为pad limit,core limit。
pad limit比较好评估,本文仅以core limit为例,来估算一下芯片的面积。
为了使面积估算相对准确,建议在综合之后,有了初步的逻辑部分的面积。
假设:
逻辑的面积 = L
hard macro 面积 = M
Target utilization = U%
另外需要为后续的CTS,timing收敛等预留一些面积,假设需增加百分比 = T %
Spare Cell因为占比不大,为了简化计算,暂不考虑。而physical only的一些cell,例如tap cell,endcap等,也需要考虑在T%里面。
Core Area = L*(1+T %)/ U% + M x 1.1
Macro的面积增加1.1为考虑到memory摆放时的channel(DRC和布线所需)。1.1为一个经验值,因为跟设计本身特点相关,可以根据自己的项目特点进行调整。
芯片的面积 = CoreArea + IO Area
这里还需要介绍一个长宽比的概念:
长宽比(Aspect Ratio):
AR = heigth/width
长宽比示例
当AR=1,也就是正方形时 ,周长最短,用来评估IO的面积属于偏乐观的情况。
考虑到实际设计中,绕通性和合理的利用率,AR也不宜超过2或者低于0.5。
这里以AR=1来计算
这个是芯片四周都放置pad的情况。如果仅仅是两边放置pad的话,公式可以调整为:
公式是死的,实际运用中,可以根据情况自行修改公式。
另外,如果是对于某些AI和加密货币芯片来说,由于绝大部分面积为Memory,那么甚至可以在RTL开始之前,就可以做出相对准确的评估。
其实,关于芯片的长宽比(AR),因为应用的要求,有时可以达到10以上,以后将对此进行介绍,敬请关注。