FPGA入门7——FIFO

module ex_fifo(  input wire w_clk,  input wire r_clk,  input wire rst_n,  input wire w_en,  input wire [7:0] w_data,  output wire w_full,  output wire r_empty,  input wire r_en,  output wire [7:0] r_data);wire [8:0] r_gaddr;wire [8:0] w_addr;wire [8:0] w_gaddr;wire [8:0] r_addr;
//例化模块连接
w_ctrl w_ctrl_inst(  input  .w_clk     (w_clk),  input   .rst_n     (rst_n),  input   .w_en     (w_en),//写使能  input   .r_gaddr   (r_gaddr),//读时钟域过来的格雷码读地址指针  output  .w_full   (w_full),  output   .w_addr   (w_addr),//256深度FIFO写二进制地址  output   .w_gaddr   (w_gaddr)//写FIFO地址格雷码编码);
fifomem fifomem_inst(  .w_clk    (w_clk),  .r_clk    (r_clk),  .w_en    (w_en),//来自FIFO写控制模块  .w_data    (w_data),//来自外部数据源  .w_addr   (w_addr),  .r_empty  (r_empty),  .r_addr   (r_addr),//来自FIFO的写控制模块  .r_data    (r_data)  //读数据是从内部RAM中读取);
r_ctrl r_ctrl_inst(  .r_clk     (r_clk),  .rst_n     (rst_n),  .r_en     (r_en),//读使能  .w_gaddr   (w_gaddr),//写时钟域过来的格雷码读地址指针  .r_empty   (r_empty),  .r_addr   (r_addr),//256深度FIFO读二进制地址  .r_gaddr   (r_gaddr)//读FIFO地址格雷码编码);
endmodule