第2714期
本节主要介绍这些方面的内容,专门聚焦于带有集成功率 MOSFET 和控制器的转换器解决方案,提供抑制 EMI 的实例和应用指导。一般来说,转换器应在合理范围内超出传导 EMI 一定的裕度,为达到辐射限值预留空间。幸运的是,多数减少传导发射的步骤对于抑制辐射 EMI 同样有效。
DC/DC 转换器中的 EMI 主要由其快速开关的电压和电流特性所致。与转换器的不连续输入或输出电流相关的 EMI 相对容易处理,但更大的问题是开关电压 dv/dt 和电流 di/dt 中的谐波成分,以及与开关波形相关的振铃。
图 1 所示为存在噪声的同步降压转换器的开关 (SW) 电压波形。振铃频率范围为 50MHz 至 200MHz,具体取决于寄生效应。此类高频成分可以通过近场耦合传播到输入电源线、周边元器件或输出总线(如 USB 电缆)。体二极管反向恢复存在类似的问题,随着恢复电流流入寄生回路电感,振铃电压升高。
图1:同步降压转换器在MOSFET 导通和关断开关转换期间的开关节点电压波形和等效电路
图 2 的原理图标识了降压转换器电路的两条重要回路。最大限度缩减电源回路的面积至关重要,原因是该参数与寄生电感和相关 H 场传播成正比。主要设计目标是通过减小寄生电感最大程度提升寄生 LC 谐振电路的谐振频率。此举可以降低存储的无功能量总值,减少开关电压峰值过冲。
图 2:简化的同步降压转换器原理图(针对 EMI 标出了关键回路和走线)
在图 2 所示的自举电容回路中,高侧 MOSFET 的导通速度由一个标记为RBOOT 的可选串联自举电阻进行控制。自举电阻会改变驱动电流瞬变率,降低 MOSFET 导通期间的开关电压和电流转换率。另一种方法是在 SW 和 GND 之间添加一个缓冲电路。同理,该缓冲电路应根据每次开关转换时的瞬态电流尖峰,占用最小的回路面积。当然,缓冲电路和栅极电阻会增加开关功率损耗,需要在效率和 EMI 之间进行权衡。如果效率和散热性能同样非常重要,则需要使用其他技术解决 EMI 相关的挑战。
表 1 至表5 总结了通过优化 PCB 布局及元器件排布削弱 DC/DC 转换器 EMI 信号的基本准则。我将在本文的后续部分提供一项 PCB 布局案例研究,探讨如何优化降压转换器的 EMI 特性。
表 1:布线及元器件排布
1 | 将所有功率级元器件排布在 PCB 顶部。 避免将电感放在底部,以免对 EMI 测试装置的基准平面产生辐射。 |
2 | 将 VCC 或 BIAS 的旁路电容(从输出端)放置于靠近各自引脚的位置。 在将 AGND 引脚与 GND 相连之前,首先电路中连入 CVCC 和 CBIAS 电容。 |
3 | 将自举电容与邻近的 BOOT 和 SW 引脚相连接。 利用邻近的接地覆铜屏蔽 CBOOT 电容和开关节点,降低 CM 噪声。 |
表2:GND 平面设计
1 | 将 PCB 分层板中的第 2 层 GND 平面尽可能固定在靠近顶层的位置。 消除 H 场、降低寄生电感并屏蔽噪声。 |
2 | 使用位于顶层与第二层之间的低 z 轴间距获得最佳映像平面效果。 在 PCB 分层规范中将层间距定义为 6 mil。 |
表3:输入和输出电容
1 | 放置 CIN,尽量减小将 CIN 连接到 VIN 和 PGND 引脚所形成的回路面积。 |
2 | CIN 和 COUT 的接地返回路径应由集中放置的顶层平面组成。 使用多个外部或内部 GND 平面连接 DC 电流路径。 |
3 | 在 VIN 和 PGND 附近使用外壳尺寸为 0402 或 0603 的陶瓷输入电容,以便最大限度减小寄生回路电感。 |
表4:电感和开关节点布局
1 | 将电感放置在 IC 的 SW 引脚附近。 尽量减小开关节点覆铜区域的表面积,避免电容过度耦合。 |
2 | 使用邻近的接地保护并通过屏蔽限制开关节点噪声。 |
3 | 检查电感点位置,确保与 SW 相连的绕组末端位于电感绕组几何结构内部的底部,由连接到 VOUT 的绕组的外层绕线提供屏蔽。 |
4 | 尽可能使用电场屏蔽电感。将屏蔽端子与 PCB 接地平面相连。 |
5 | 选择在封装下方设有端子的电感。 避免使用可能产生天线辐射效应的大型侧壁式端接。 |
表5:EMI 管理
1 | 将 EMI 滤波器元器件排布在远离开关节点的位置。 如果 EMI 滤波器与功率级的分隔距离不足,可将 EMI 滤波器放在电路板上转换器的对侧。 |
2 | 在 EMI 滤波器下方的所有层上开口,以防寄生电容路径影响滤波器的衰减特性。 |
3 | 根据需要可添加一个与 CBOOT 串联的电阻(最好小于10Ω),限制高侧MOSFET导通速度,从而降低开关节点电压转换率,减少过冲和振铃。 |
4 | 如果需要开关节点 RC 缓冲电路,可将封装最小的元器件与 SW(通常为电容)相连。 |
5 | 使用具有内部接地平面的四层 PCB,与双层设计相比,其性能得到显著提升。 避免阻断 IC 附近的高频电流路径。 |
图 3 所示为典型的多级EMI 输入滤波器。低频和高频部分可提供 DM 噪声衰减,也可选择 p 级,通过CM 扼流器提供 CM 衰减。标记为 CBULK 的电解电容具有固有的串联电阻 (ESR),可用于设置所需阻尼,降低转换器输入的有效品质因子,保持输入滤波器的稳定性。
DM 电感的自谐振频率 (SRF) 限制滤波器第一级可实现的高频 DM 衰减。滤波器第二级通常至关重要,其使用铁氧体磁珠在高频条件下提供附加的 DM 衰减,此时额定阻抗通常为100MHz。标记为 CF1 和 CF2 的陶瓷电容可将噪声分流到接地端。
图3:具有 DM 和 CM 级的三级EMI 输入滤波器
DM 滤波器的电感一般设置为削弱基波和低频谐波的值。应使用尽可能小的电感来满足低频滤波要求,因为匝数较多的大电感具有较高的等效并联电容 (EPC),导致其 SRF 较高,影响其在高频下的性能。
标记为 LCM 的 CM 扼流器针对CM 电流提供较高的阻抗,其泄漏电感也可提供 DM 衰减。然而,在部分要求接地连接必须保持完好的应用中,该元器件不适用,这些应用需要更安静的转换器设计,CM 扼流器不再是首选。
为了演示 CM 扼流器的效果,图4 展示了德州仪器 (TI) LM53603,这是一款采用双层 PCB 的36V、3A DC/DC 转换器解决方案。该器件的功率级位于顶层,EMI 输入滤波器则放置于底部。如图 4 中的布局所示,滤波器附近的接地平面覆铜区可借助过孔缝合提供屏蔽效果。此外,在滤波器级以下的所有层中插入敷铜层切口,可避免 VIN 和 GND 走线之间产生寄生电容,从而为噪声电流提供绕过 CM 扼流器的路径并让步于滤波器的阻抗特性。
图4:德州仪器 (TI) LM53603官网板
图 5 所示为国际无线电干扰特别委员会 (CISPR) 25 针对图4 的转换器设计在 150kHz 至 108MHz 之间进行的传导4发射测量。我们提供了使用与不使用 CM 扼流器两种情况下的测量结果。使用 Rohde & Schwarz 的频谱分析仪,所得检测器扫描结果的峰值和平均值分别以黄色和蓝色表示。红色限值图像为 5 类峰值和平均值限值(峰值限值通常比平均值限值高出 20dB)。
图5:CISPR 25 在使用 CM 扼流器(a) 与不使用 CM 扼流器 (b) 情况下进行的传导EMI 测量
另一种优化高频 EMI 性能的有效方式是添加金属外壳屏蔽层,从而阻挡辐射电场。外壳通常由铝制成,采用框架(敞开式)或封闭式设计实施方案。屏蔽外壳可覆盖除 EMI 滤波器之外的所有功率级元器件,外壳与 PCB 上的 GND 相连,基本形成了一个带有PCB 接地平面的法拉第笼。
这使得从开关单元到 EMI 滤波器或长输入线连接(也用作天线)的辐射噪声耦合显著减少。当然,这会产生额外的元器件和装配成本,导致散热管理和散热测试的难度增加。铝电解电容的外壳也可以提供电场屏蔽,为实现此目的,可在电路板上针对性地放置该电容。
图 6 为60V、1.5A 单片式集成同步降压转换器电路的原理图,该电路通过多项功能实现最佳 EMI 性能。该原理图还显示了一个两级 EMI 输入滤波器级,旨在满足汽车或噪声敏感型工业应用的 EMI 规范。为了帮助实现最佳的PCB 布局,原理图中将高电流走线(VIN、PGND、SW连接)、噪声敏感型网络 (FB) 和高 dv/dt 电路节点(SW、BOOT)突出显示。
图6:采用 EMI 优化型封装和引脚布局的 DC/DC 转换器。内置一个两级 EMI 输入滤波器
图 6 所示的转换器IC 优势在于,其 VIN 和 PGND 采用对称且均衡的引脚排布。该转换器利用两个并联的输入回路使寄生回路电感成功减半。上述回路在 PCB 布局中标记为“IN1”和“IN2”,如图 7 所示。两个外壳尺寸为0402 或 0603 的小型电容(在图 6 中分别标记为CIN1 和 CIN3)放置在尽可能靠近 IC 的位置,最大限度减小输入回路面积。两个回路中的环流产生相反的磁矩,消除 H 场并降低有效电感。为了进一步降低寄生电感,PCB 第2 层(紧靠顶层电源电路的下方)的 IN1 和 IN2 回路下方设有返回电流的连续接地平面,可使场效应自行消除。
在电感两侧各使用一个陶瓷输出电容(COUT1 和 COUT2)同样能够优化输出电流回路。在输出端引出两个并联的接地返回路径可以将返回电流分成两部分,有助于减弱“地弹反射”效应。
图 7:仅部署在PCB 顶层的功率级布局
SW 引脚位于 IC 中心,因此辐射电场会由IC 两侧相邻的 VIN 和 PGND 引脚屏蔽。GND 平面覆铜区可对将IC 的 SW 引脚连接到电感端子的多边形覆层施加屏蔽。SW 和 BOOT 的单层布局意味着 PCB 的底侧不会有dv/dt 较高的过孔。这样可以避免在 EMI 测试期间,电场与基准接地平面耦合。
与优化的引脚排布类似,电源转换器 IC 封装设计也是改善 EMI 信号的关键属性。例如,德州仪器 (TI) 的 HotRodÔ 封装技术采用引线框上倒装芯片 (FCOL) 的方式,规避了功率器件线焊导致封装寄生电感过高的情况。如图 8 所示,IC 以上下翻转的形式放置,IC上的铜柱(也称为凸点或支柱)直接焊接到引线框架。这种构造方法能够提升密度并较薄的外型,因为每个引脚都与引线框架直接相连。从 EMI 角度来看,最重要的一点是,与传统线焊封装相比,HotRod 封装降低了封装的寄生电感。
图8:QFN 线焊封装 (a) 和HotRod FCOL (b) 封装的结构对比
HotRod 封装不仅可以在开关换向(50MHz 至 200MHz 频率范围)期间减少振铃,还可以降低导通和开关损耗。图 9 所示为开关节点电压振铃随之得到改善的情况。图 8 所示为图 6 中的转换器在150kHz 至 108MHz 下测得的传导发射。测量结果符合 CISPR 25 5 类要求。
图9:使用传统线焊封装的转换器 (a) 和 HotRod FCOL 转换器 (b) 时的开关节点电压波形
图10:CISPR 25 传导发射测量结果,(a) 频率范围为150kHz 至 30MHz,(b) 频率范围为30MHz 至 108MHz
在本文中,我讨论了使用电源转换器 IC 的 DC/DC 稳压器电路可以采用的 EMI 抑制技术。减弱EMI 的 PCB 布局步骤包括尽量减小布局中的电流“热回路”面积、避免阻断电流路径、采用具有内部接地平面的四层 PCB 结构实现屏蔽(屏蔽效果远超双层 PCB),以及通过尽量减小开关节点覆铜区域面积来降低电场辐射耦合。
转换器封装类型是一项重要的选择标准,新一代器件的开关节点振铃和引脚设计得到显著提升,有助于实现最优的电容放置方案。从输入滤波的角度而言,抑制低频噪声(通常小于 10MHz)相对容易,使用传统的 LC 滤波器级即可实现。然而,抑制高频噪声(10MHz 以上)通常需要额外使用 CM 扼流器和/或铁氧体磁珠滤波器级。焊接到 PCB 接地平面的金属外壳屏蔽层也能有效减轻高频发射。
上文介绍了抑制传导和辐射电磁干扰 (EMI) 的实用指南和示例,尤其是针对采用单片集成功率 MOSFET 的 DC/DC 转换器解决方案进行了详细介绍。在此基础上,继续探讨使用控制器驱动分立式高、低侧功率 MOSFET 对的 DC/DC 稳压器电路适用的 EMI 的抑制技术。使用控制器(例如图 11 所示同步降压稳压器电路中的控制器)的实现方案具有诸多优点,包括能够增强电流性能,改善散热性能,以及提高设计选择、元器件选型和所实现功能的灵活性。
图 11:驱动功率 MOSFET Q1 和 Q2 的同步降压控制器的原理图
然而,从 EMI 角度来看,采用分立式FET 的控制器解决方案与采用集成 FET 的转换器相比,更具挑战性。主要有两方面的考量因素。首先,在紧凑性方面,采用 MOSFET 和控制器的功率级的印刷电路板 (PCB) 布局比不上采用优化引脚布局和内部栅极驱动器的功率转换器集成电路 (IC) 。其次,对于死区时间管理,在 MOSFET 开关时间在额定范围的转换器中通常更精确。因此,体二极管导通时间更短,从而能够改善开关性能并降低与反向恢复相关的噪声。
本文提供与采用 MOSFET 和控制器及半桥设计的多层 PCB 相关指南,以实现出色的EMI 性能。当务之急是谨慎选择功率级元器件和适合的 PCB 布局,最大程度地减小关键回路寄生电感。布局示例表明,可以在不牺牲效率或热性能指标的情况下减少传导电磁辐射。
产生 EMI 的三个基本要素包括:电噪声源、耦合路径及受扰接收器。应对其中一个或所有基本要素,可以实现干扰抑制,从而实现合电磁兼容性 (EMC)。在实践中,可以采用多种技术中断耦合路径和/或强化可能的受扰电路,例如插入 EMI 滤波器来抑制传导干扰,借助屏蔽来降低辐射干扰等。
对于与降压稳压器的不连续输入电流(或升压稳压器的不连续输出电流)相关的低频 EMI 频谱幅值,采用传统的滤波器级进行处理相对容易。然而,与开关换向期间电压和电流的尖锐边缘相关的高 dv/dt 以及 di/dt 会产生谐波分量,从而导致出现更大的问题。高电流栅极驱动器(在电压低于 100V 时,通常集成在控制器中)可以以极高的速度开关功率 MOSFET。传统硅 FET 的转换率通常大于10V/ns和 1A/ns,基于氮化镓 (GaN) 的器件转换率可能更高。
除了电压和电流的尖锐边沿之外,与开关波形相关的过冲/下冲及随后产生的振铃也非常棘手。图 12 显示了硬开关同步降压稳压器的开关节点电压波形。开关节点电压振铃频率范围为 50MHz 至 250MHz,具体取决于寄生功率回路电感的谐振 (LLOOP)及 MOSFET 输出电容 (COSS)。此类高频分量可以通过近场耦合传播到输出总线、周边元器件或输入电源线,并且难以通过传统滤波衰减。同步 MOSFET 体二极管反向恢复存在类似的负面作用,当二极管恢复电流流入寄生回路电感时,振铃电压升高。
图12:同步降压稳压器在 MOSFET 导通和关断转换期间的开关节点电压波形和等效电路
图13 的原理图标出了降压调节器电路的关键高频功率回路,代表了具有高转换率电流的电路元件。可以对升压、反相降压-升压、单端初级侧电感转换器 (SEPIC) 和其他拓扑进行类似检查。最大限度缩减功率回路的面积至关重要,原因是该参数与寄生电感和相关 H 场传播成正比。主要设计目标是通过减小寄生电感最大程度提升寄生 LC 谐振电路的谐振频率。由此,降低存储的无功能量总值,减少开关节点电压峰值过冲和振铃。此外,达到临界阻尼因子的等效电阻实际上更低,因此任何振铃都会更早衰减 - 在高频时的趋肤效应增大回路的寄生电阻时更是如此。
图13:标出了同步降压稳压器中对 EMI 至关重要的高频电流回路
图13 中,还显示了导通和关断期间高侧和低侧 MOSFET 的栅极驱动器回路。务必遵从功率级布局期间的特殊注意事项(下文讨论),确保功率回路、栅极回路和共源寄生电感都尽可能低。
以下步骤总结了 DC/DC 稳压器中元器件位置和 PCB 布局的基本准则,以帮助尽可能降低噪声和 EMI 信号。其中一些步骤类似于上文中针对采用集成 MOSFET 的基于转换器的设计所介绍的步骤。在后续部分,我将提供 PCB 布局案例研究,探讨如何优化降压稳压器 EMI 特性。
图14 显示用于汽车应用或噪声敏感型工业应用的同步降压转换器电路的原理图。其中融合了有助于改善 EMI 性能的多项特性,包括恒定开关频率操作、外部时钟同步以及通过高侧 MOSFET 受控导通实现的开关节点整形(转换率控制)。为了帮助实现最佳的 PCB 布局,原理图中将高电流走线(VIN、PGND、SW 连接)、噪声敏感型网络(FB、COMP、ILIM)和高 dv/dt 电路节点(SW、BST、HO、LO、SYNC)突出显示。高di/dt 回路类似于图 13 中标示的回路。
图14:DC/DC 降压稳压器原理图,其中标示出 PCB 布局的重要节点和走线
图15 显示了功率 MOSFET 及输入电容的两种横向回路布局。功率级位于 PCB 顶层,控制器放置于底部。横向回路设计在顶层存在循环电流(图 15 中用白框表示),该电流在第二层接地平面上感应出映像电流,以抵消磁通,从而降低寄生回路电感。
更具体来说,修改图 15b 中的布局,使高侧 FET (Q1) 旋转 90 度。这样可以改善Q1 的散热效果,从而更好地进行热管理,并可以在 MOSFET 附近方便地放置外壳尺寸为 0603 的低 ESL 电容(Cin1),以实现高频去耦。考虑到功率级元器件的 U 型布局方向,较短返回连接的输出电容将放置在低侧 MOSFET。
图15:两种传统的横向回路布局设计
图16 所示为改进后的布局,其优势是可减小功率回路面积,使多层结构达到高效率。该设计将 PCB 的第 2 层用作功率回路返回路径。该返回路径位于顶层的紧下方,形成小尺寸物理回路。垂直回路中的反向电流可使磁场自行消除,从而进一步减小寄生电感。图 16 中的侧视图展示了在多层 PCB 结构中形成小尺寸自行消除回路的概念。
将四个 0603 输入电容放置在尽可能接近高侧 MOSFET 的位置(位于图 16 中大容量输入去耦电容 CIN1 与 CIN2 之间),这四个电容具有较小的 0402 或 0603 外壳尺寸及较低的 ESL。这些电容的返回连接通过多个 12 mil 的过孔连接到第2 层接地平面。第 2 层接地平面在 MOSFET 的紧下方提供了至低侧 MOSFET 源极端子的电流返回路径。
图16:采用垂直功率回路设计的功率级和控制器的布局
此外,开关节点覆铜多边形区域只包含电感焊盘以及连接 MOSFET 所需的最小面积。接地平面覆铜区可屏蔽将 MOSFET 连接到电感端子的多边形覆铜区。SW 和BST 的单层布局意味着 PCB 的底侧不会有 dv/dt 较高的过孔。这样可以避免在 EMI 测试期间,电场与基准接地平面耦合。最后,在电感两侧各使用一个陶瓷输出电容 COUT1 和 COUT2,优化输出电流回路。在输出端引出两个并联的返回路径可以将返回电流分成两部分,有助于减弱“地弹反射”效应。
图17a 所示为,图 14 中的稳压器采用图 16 中的优化布局时,使用宽带探头测得的开关节点电压波形。振铃不明显,只存在低幅度过冲和下冲,表示 50MHz 以上时 EMI 性能良好。为进行对比,图17b 显示了采用图 15b 所示横向回路布局的类似测量结果。优化布局的峰值过冲降低约 8V。
图17:VIN = 48V,IOUT = 8A 时的开关节点电压波形,(a) 为优化布局,(b) 为横向回路布局
图18 所示为图 16 中的转换器在 150kHz 至 108MHz 下测得的传导发射。使用 Rohde & Schwarz 的频谱分析仪,所得检测器扫描结果的峰值和平均值分别以黄色和蓝色表示。结果符合国际无线电干扰特别委员会 (CISPR) 25 5 类要求。红色限值图像为 5 类峰值和平均值限值(峰值限值通常比平均值限值高出 20dB)。
图18:CISPR 25 传导发射测量结果,(a) 频率范围为150kHz 至 30MHz,(b) 频率范围为30MHz 至 108MHz
功率半导体器件的开关瞬变是传导 EMI 和辐射EMI 的主要来源。本文重点介绍在使用控制器和外部 MOSFET 的 DC/DC 稳压器电路中,有助于降低 EMI 的PCB 布局。关于布局的主要建议包括,尽量减小布局中的电流“热回路”面积,避免阻断电流路径,采用具有内部接地平面的多层 PCB 结构实现屏蔽(性能远超双层 PCB),以差分对形式敷设短而直接的栅极驱动器走线,以及通过尽量减小开关节点覆铜区域面积来降低电场辐射耦合。
优化后的 PCB 布局有助于改善稳压器的EMI 信号(与降低 EMI 的其他常用“修复”手段不同,不会牺牲效率或热性能)。尽管本文围绕 EMI 敏感的同步降压功率级进行论述,但只要能确定关键回路并实施文中建议采用的布局方法,通常可以将这些概念推广至任何 DC/DC 稳压器。