Cadence 数字和定制/模拟流程通过 Intel 18A 工艺技术认证_ACT_System_HPC_寄生参数

Cadence 数字和定制/模拟流程通过 Intel 18A 工艺技术认证

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Cadence 数字和定制/模拟流程在 Intel 18A 工艺技术上通过认证。Cadence^® 设计 IP 支持 Intel 代工厂的这一节点，并提供相应的制程设计套件（PDK），用于加速一系列应用的开发，包括低功耗消费电子、高性能计算（HPC）、人工智能和移动计算设计。现在，客户可以使用能够立即投产的 Cadence 设计流程和设计 IP，实现设计目标并加快产品上市。

“Intel 代工厂能够与 Cadence 扩大合作，共同为关键市场提供尖端的 Intel 18A 工艺技术，我们为此感到非常荣幸，”Intel 代工厂产品与设计生态系统副总裁兼总经理 Rahul Goyal 说道，“我们将利用 Cadence 业界一流的 IP 组合、AI 赋能的设计技术和先进的封装解决方案，助力客户采用 Intel 代工厂更先进的工艺技术，开发大批量、高性能、高能效的 SoC 产品。Cadence 支持我们的 IDM2.0 策略以及 Intel 代工厂的生态系统，是我们不可替代的合作伙伴。”

“Cadence 研发团队与 Intel 代工厂携手合作，认证了其 Intel 18A 工艺和EMIB先进封装技术的流程，为客户提供一流的 SoC（系统级芯片）和芯片系统设计能力，推动开发更先进的人工智能、高性能计算和高级移动应用，“Cadence高级副总裁兼战略及市场开发事业部总经理 Nimish Modi 表示，“我们的客户可以信心十足地进行设计，因为他们知道 Cadence 的工具和 IP 已针对 Intel 代工厂经过优化，可确保客户实现每瓦最高性能，满足更苛刻的设计要求。”

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Intel 18A 数字全流程

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完整的 AI 驱动的 Cadence RTL-to-GDS 流程已通过认证并优化，可与 Intel 18A 技术无缝配合，帮助客户实现功耗、性能和面积（PPA）目标。该流程包含一系列可靠且强大的解决方案，如 Cadence 的 Genus^™ Synthesis Solution、Innovus^™Implementation System、Quantus^™ Extraction Solution、Quantus Field Solver、Tempus^™ Timing Solution、Pegasus^™ Verification System、Liberate^™ Characterization 以及 Voltus^™ IC Power Integrity Solution。

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Intel 18A 定制/模拟流程

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Cadence Virtuoso^® Studio、集成的 Spectre^® Platform 以及 Voltus-XFi 定制电源完整性解决方案均已通过 Intel 18A 认证。

Virtuoso Studio 与 Innovus Implementation System 集成，为混合信号设计提供了一套完整的实现方法。此外，Virtuoso Studio 可在 Intel 18A 工艺上提供高效的设计和版图实现。它集成了许多先进的功能，包括：电路和良率优化、可靠性分析、自动化器件和标准单元布局与布线（P&R）、器件编辑辅助功能（包括器件阵列和填充）、集成电迁移及电压降检查、集成签核质量的寄生参数提取，以及使用 Virtuoso InDesign DRC 实现的集成式签核质量级物理验证功能。

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Intel 18A 设计 IP

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Cadence 为 Intel 18A 技术设计的 IP 支持高性能计算（HPC）以及人工智能/机器学习（AI/ML）应用，包括企业级 PCI Express^®（PCIe^®）6.0 和Compute Express Link^™（CXL^™）；LPDDR5X/5 8533Mbps 的多标准 PHY 支持多样化的存储应用，UCIe^™用于提升多芯片系统封装集成能力，以及 112G 超长距离 SerDes 用于提供卓越的比特误码率（BER）性能。

来源：Cadence楷登

AI 助力优化电子设计

本文经授权翻译转载于 EETimes.com 作者：Ben Gu，Cadence 全球副总裁兼多物理场仿真事业部总经理当今设计流程正在保持极速演化并推动我们实现高度优化的 IC、PCB 和系统，实现全球化的创新。目前，通过在设计探索和验证过程中更早地应用分析，我们已经成功实现了复杂多物理场分析和多领域协同优化。然而，日益增加的设计复杂性，使得传统的分析方法正接近瓶颈，转而通过机器学习（ML）和 AI 支持的流程将逐步登上未来发展的舞台。这听起来似乎有点夸张，但如果应用得当，ML 技术将发挥非常强大的作用，而电子行业永远不缺的恰巧就是将设计数据“喂”给机器学习。当然，关键在于我们需要发展出更成熟的方法，可以有效地将 ML 与数据相结合，从而实现最大化的效益。具体到芯片设计流程，目前从设计到签核大致需要经过下述步骤：首先创建设计，之后通过仿真确定是否符合设计标准，如果不符合则进行调整并迭代。这套流程的确可以实打实地看到结果，然而却面临着如下挑战：1设计复杂性的不断增加。2多领域的协同优化。我们发现必须将 IC、电路板和系统作为一个整体来开发，才能真正实现优化，这又进一步增加了复杂性。3应用于单一设计领域的物理限制也越来越多地影响到其他领域。这些挑战使得传统设计方法的短板开始显现，设计师们需要无休止地在探索流程和分析工具间来回切换以检测他们的设计。所有的这一切都让设计中的多问题协同优化寸步难行，例如热效应对 IR drop（直流压降）的影响或不同封装方式对信号完整性的影响。为了解决这些问题，EDA 厂商正在努力打破“先设计再仿真”的传统方法，为设计师在流程更早期便提供设计分析能力——也就是通常所说的“分析左移”或更学术的说法“设计中分析”。这使得设计师能够进行更多的系统设计和协同优化，例如分析信号穿过 SerDes 通信通道时的完整性，这个过程包括信号从发射器 IC 芯片经过其封装，穿过 PCB，到达接收器 IC 的封装，最后进入接收器的芯片。 “分析左移”的方法让设计师能够更系统地去思考，强大的设计工具可以帮助设计师识别跨域约束的冲突，安全且及时地发现优化机会。现在的挑战是如何有效地探索这些扩展的设计空间，特别是习惯在单一领域（比如 IC 或 PCB）工作的设计师，他们更需要适应并学习多领域协同优化。此时 ML 技术终于迎来大展身手的舞台。尤其是现在大火的生成式 AI 技术，它可以基于最初在多个候选设计的物理基础上训练模型，产生设计选项，例如 IC 中连接层的过孔。对候选参数进行仿真时，生成的数据将被反馈给模型，用于强化学习。模型会保持不断更新，并不断生成更好的候选设计，反过来推动模型的进一步演化。值得一提的是，Cadence 在 Optimality Intelligent System Explorer 工具中实现了上述流程，帮助设计师解决了在大幅扩展的系统设计空间中面临的“选择困难症”。将 ML 应用于电子设计的下一个方向，很可能会涉及设计师和 EDA 工具供应商所拥有的大量设计数据集，通过这些海量的数据，来提取出代表设计成功或失败警告的模式。此时设计将变成一种协同工作，由设计师和 AI 助手携手在已知模式的限制下共同探索新的设计空间。在新场景下，早期设计探索可能不再由仿真工具驱动，而是更依赖于辅助应用程序，AI 助手不会简单地告诉设计师“不要做”，而是会根据数据分析，指出哪些特征可能导致失败，引导设计师做出更好的选择。虽然在实现这样的联合试点工作之前，我们还有很长的路要走。但 Cadence 已建立起 Cadence Joint Enterprise Data and AI（JedAI）Platform，利用数据库基础设施、工具和路线图、经验和见解，将 ML 和 AI 的力量应用于电子设计。Cadence 将助力设计师们始终走在全球创新前沿，不断推动创新的边界！来源：Cadence楷登