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CadenceLIVE 精彩回顾 | AI驱动时代,Cadence 利用计算软件优势创新未来

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2024 年 8 月 27 日,CadenceLIVE China 2024 中国用户大会在上海浦东嘉里大酒店圆满落幕。本届大会汇集众多专家学者,共同探讨集成电路设计的发展趋势和未来机遇。

   
   

活动现场,Cadence 资深副总裁兼数字与签核事业部总经理滕晋庆博士发表了《赋能 AI 驱动时代的创新未来》的精彩演讲,向与会观众介绍了在 AI 技术大爆发的背景下,Cadence 如何利用计算软件优势帮助客户抓住机遇、创新未来。

演讲中,滕晋庆先生表示,半导体行业和系统行业的融合已经成为一个不可逆转的趋势。这种融合不仅体现在技术层面,更在商业模式和市场策略上显现出深远的影响。随着半导体制程不断向 1 纳米逼近和 3D-IC 等先进封装技术的应用,半导体技术的创新之路仍极为广阔。

   

与此同时,AI,尤其是生成式 AI 的出现,也为半导体行业带来巨大增长空间。一方面,得益于软件和算法的不断演进以及 GPU 等硬件性能的显著提升,AI 大模型持续进化,未来有望模仿人脑的宏伟规模,达到 100 万亿突触连接的水平,这将极大推动计算、数据及能源基础设施的需求。另一方面,模型小型化趋势也悄然兴起,其旨在适配边缘设备,促进垂直系统整合和优化。在以后的 5 至 10 年内,AI 软硬件核心设计将实现惊人变化,AI 芯片市场亦将迎来爆发式增长。

Cadence 致力于用智能系统设计服务客户。我们将世界看待成三个同心圆:最内圈是硅;然后是系统;最外面是数据,这三个同心圆共同作用,提升了各行各业的智能化水平。作为全球领先的集成电路设计企业,Cadence 利用 computational software(计算软件)优势,为中心-硅圈提供 EDA 和 IP,为中间-系统圈提供 SDA(系统设计与仿真)服务,为外层-数据圈提供人工智能技术。

   

事实上,我们可以将人工智能看做是数据优化,其位于技术生态的上层。在推动智能应用落地的过程中,还依赖于物理、数学和计算机科学的深度融合,以及底层的加速计算技术,包括 multi CPU、GPU、FPGA 和定制专用芯片等。

在过去 35 年中,Cadence 的核心一直是computational software,它支撑着从 EDA 到 SDA,再到人工智能的全方位技术发展。面向未来,Cadence 将继续在以下三个方向上努力:构建 AI-Silicon 基础设施,利用 AI 改进现有解决方案,以及和客户共同开拓新兴市场。

   
 




构建AI-Silicon基础设施

Cadence 的全流程数字解决方案针对大型AI芯片设计进行了显著改进,以满足设计团队对高效 PPA 的追求。在 Block 阶段,Genus 和 Innovus 引入了 Smart Hierarchy 技术,避免了复杂的 Hierarchical Flow,使工程师更易于达到 PPA 目标。在 sub-system 和 full chip 阶段,Cadence 的 Certus 解决方案利用分布式处理技术,可显著缩短大型项目 timing/power closure 时间并降低 Interface 功耗。在 Timing signoff 阶段,Tempus 只需要 11 小时即可完成 flatten 的 2.8B instances的 signoff,在提升工作效率的同时,优化 PPA。

 

此外,顺应 3D-IC 这一行业趋势,Cadence 凭借在 digital、analog、PCB 和封装等领域的专业技术,成功推出了业内唯一的完整性 3DIC 设计平台——Integrity 3D-IC。此平台集成了芯片设计、封装设计和仿真分析等多个领域的先进技术,并利用 AI 提升了设计自动化水平,使系统更容易满足 PPA 需求。在与中国客户的合作中,Cadence 助力完成中国首颗 Full Mask 三维芯粒集成芯片的研发,并实现了全 Cadence 流程的 signoff,包含了光、电、磁、力、热等不同维度,印证了 Cadence 3DIC 设计流程的领先地位。




利用AI改进现有解决方案

在 AI 驱动的时代,Cadence 正积极利用 AI 技术改进现有解决方案,以推动行业前沿创新。一直以来,EDA 发展沿循两大互补路径:一是核心算法的深度优化,即 Optimization AI,旨在提升设计效率与质量;二是 Design Abstraction,通过简化问题的复杂性来加速设计流程。

借助这两个方向,Cadence AI 解决方案构建了三层架构,底层依托 JedAI 大数据与 AI 平台,加速 AI 部署;中层提供针对数字、模拟及仿真领域的多样化 Optimization AI 解决方案;顶层则是Cadence Copilot,利用大语言模型(LLM)等先进技术,提升 LLM-based AI 解决方案。

 

过去三年,Cadence 在 Optimization AI 领域取得显著进展,如 Cadence Cerebrus 已在数字设计领域广泛应用,极大提升了客户的生产力。着眼未来,Cadence 将致力于把将传统的单一 EDA 工具和运行环境转变为多次运行、多工具协作的设计环境,并结合 AI 从设计数据中学习,从而减少人工决策、推动芯片设计的自动化进程。基于这一目标,Cadence 推出 JedAI 大数据分析平台,可为客户提供全方位、全流程的 AI 优化体验。

同时,基于大语言模型技术,Cadence 得以提供更多的 Design abstraction,提高工程师的生产力。例如,在数字电路设计中,可以利用大语言模型直接从 Design spec 生成 RTL,从而使团队提前开始设计流程;此外,验证工程师也能借助此技术快速生成 SystemVerilog Assertion 与 Test Plan,提升验证效率;对于模拟工程师,SkillCopilot 则可利用 LLM 自动生成 SKILL 代码,简化设计布局过程。




与客户共同开拓新兴市场

随着 AI 能力不断扩展,Cadence 将重点关注汽车电子、数据中心和生命与生物科学等新兴领域。在汽车电子方面,一辆汽车所搭载的芯片价值不断上升,这将为半导体行业带来巨大的增长机会。对此,Cadence 能够提供所有层面的汽车解决方案,帮助客户加速设计。

 

在数据中心的建设中,节能减排极为重要。据相关资料显示,当前数据中心已经消耗了全球约 1.5%到 2%的电力资源。为减少电力成本,Cadence 收购了一家英国的初创公司,并与 NVIDIA Omniverse 平台密切合作,建立 Reality Digital Twin 平台,其可以将数据中心所需的物理数据用数字化模型表示,从而快速进行 CFD 仿真,以优化设计,并节约成本。

 

在生命与生物科学领域,AI 拥有巨大潜力。面对药物开发过程中的“Eroom(逆摩尔)”定律,人工智能和模拟将会是减少研发时间和成本的关键。为了抓住这一机遇,Cadence 收购了拥有先进分子模型和模拟技术的 OpenEye 公司,并将其更名为 Cadence Molecular Sciences。通过这次收购,可使 Cadence 的计算软件专长进入分子建模和模拟领域,助力制药和生物技术的开发。

 

Cadence 已经深耕中国市场三十余年,在与客户合作的过程中,我们始终坚守对中国的长期承诺。这一承诺在客户数量的快速增长中得到了生动体现——从 2018 至 2023,Cadence 的中国客户数量增长了一倍之多。作为中国 EDA 领域的核心提供商,Cadence 持续加大对中国的投入,2024 年员工数量增长超 6%,并且我们致力于人才培养,数百名实习生通过 Cadence 的培训顺利进入设计、制造及教育界,为推动中国集成电路设计做出重要贡献。


       

不仅如此,Cadence 中国连续九年荣获“最佳职场”称号,我们不仅因技术卓越而自豪,更因其在员工成长、社会公益等方面展现的企业社会责任而感到骄傲。在此,我衷心感谢各界的支持,期待与客户和伙伴携手共进,共同探索人工智能时代的无限可能。 


来源:Cadence楷登
ACTSystem电路半导体航空汽车电力电子制药Cadence人工智能
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-03-18
最近编辑:3小时前
Cadence楷登
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Cadence 与 TSMC 深化合作创新,以推动系统和半导体设计转型

内容提要Cadence 业界一流的 Integrity 3D-IC 平台再添新功能革命性的 AI 驱动数字和定制/模拟全流程,并针对 TSMC 2nm 制程工艺进行了优化适用于 TSMC 先进节点的全面 IP 组合、新的求解器认证以及光电学领域的关键进展,为下一代半导体设计创新提供了支持中国上海,2024 年 4 月 30 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)与台积电(TSMC)深化了双方的长期合作,官宣了一系列旨在加速设计的创新技术进展,包括从 3D-IC 和先进制程节点到设计 IP 和光电学的开发。此次合作显著推进了 AI、汽车、航空航天、超大规模和移动应用的系统及半导体设计,并取得了以下最新技术成果:▍Cadence 与 TSMC 合作,为 Integrity™ 3D-IC 平台注入了新特色和功能:Cadence Integrity 3D-IC 平台是适用于 TSMC 所有最新 3DFabric™ 的业内综合解决方案,产品现可支持层次化 3Dblox 规范,将多个 chiplet 集成到各个层次中,以实现重复使用和模块化设计。它还包括为简化 chiplet 组装和设计而开发的新功能,以及自动对齐标记插入流程,以加快在不同中间层和封装上堆叠 chiplet 的设计和组装。▍Cadence 的数字解决方案已通过 TSMC N2 设计工艺认证,包括:Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Tempus™ Timing Signoff 及 ECO Solution、Pegasus™ Verification System、Liberate™ Characterization 和 Voltus™ IC Power Integrity Solution。Genus™ Synthesis Solution 同样支持 N2 工艺。Cadence 和 TSMC 正在合作开发 AI 驱动的 Cadence 解决方案,驱动 AI 辅助的设计流程,以提高设计生产力和 PPA 优化 。▍Cadence 定制/模拟设计流程已经过 TSMC 最新 N2 制程设计套件(PDK)的全面认证:针对 TSMC N2 PDK 经过优化的 Cadence 定制工具包括:用于设计输入的 Virtuoso® Schematic Editor 和用于分析的 Virtuoso ADE Suite(均为 Virtuoso Studio 的一部分),以及集成的 Spectre® 仿真器。它们在管理工艺角仿真、统计分析、设计对中以及电路优化方面的功能都得到了增强,而这些都是目前先进节点设计常用的功能。Virtuoso Studio 的性能也得到了进一步提升,以支持从前至后的工艺迁移——从原理图映射,到优化设计规格,再到完整的 layout 布局布线自动化。Virtuoso Studio 和 Spectre 仿真平台(包括 Spectre X、Spectre XPS 和 Spectre RF Option)均已通过最新的 TSMC N2 工艺技术认证。▍Cadence 和 TSMC 紧密合作,发布了从N16 到 N6 RF 的 Virtuoso Studio 迁移参考流程,以大幅缩短周转时间:特定目的的实例映射可快速重新定位原理图,同时 EMX® Planar 3D Solver 可在设计阶段为网线和器件提供电感综合和电磁提取。Virtuoso ADE Suite 使用 Spectre 仿真的 RF 分析功能提供设计优化,Virtuoso Studio Layout 工具可加速 RF layout 的复用和重新实现,同时保留设计意图。▍Cadence 宣布推出适用于台积电 N3 工艺的业界领先 IP 核全面产品组合,包括:Cadence 适用于 TSMC N3 工艺的 UCIe™ IP,提供先进封装和标准封装两种选项。Cadence 还提供适用于多种工艺和配置的 UCIe IP,为客户提供全方位的 die-to-die(D2D)互连解决方案。Cadence 的存储器接口 IP 组合(DDR5、LPDDR5 和 GDDR6)经过硅验证,具有一流的系统裕度和 PPA 优化架构,可支持下一代企业级高性能计算和 AI 应用。Cadence 面向 TSMC N3 工艺的 PCIe® 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP 旨在提供更高的链路吞吐量和利用率,同时保证低延迟运行,给客户提供卓越的 SoC 设计。▍Cadence EMX 3D Planar Solver 已获得 TSMC N5 工艺技术认证:凭借该认证,双方的共同客户能够将 EMX Solver 无缝集成到先进节点 IC 设计流程中,从而实现高精度的电磁分析,克服电磁串扰和寄生的挑战。此外,N2 和 N3 工艺技术的认证工作也在顺利进行中。▍Cadence 推出新的硅光子工艺流程,用于支持 TSMC 的紧凑型通用光子引擎(COUPE)技术:Cadence 和 TSMC 合作开发了 COUPE 三维光子工艺的设计流程,该流程依托 Cadence Integrity 3D-IC 平台。TSMC COUPE 技术实现了光子 IC 与电子 IC 的异构集成,同时将耦合损耗降至最低。Cadence 正在开发的设计流程将支持 TSMC 的 COUPE 技术,包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System,助力双方的共同客户满足最苛刻的系统要求,为高性能计算应用铺平道路。“我们与 TSMC 在 EDA、封装和 IP 领域的合作取得了丰硕的成果,推出了一系列创新产品,旨在加速系统和半导体设计,助力客户实现积极的产品上市目标,”Cadence 资深副总裁兼研发部总经理 Chin-Chi Teng 表示,“有了这些新认证的设计流程和标准化解决方案,客户能够以十足把握针对 TSMC 先进节点进行设计,同时提高设计效率,取得技术进步”。“TSMC 与 Cadence 密切合作,提供经认证可用于 TSMC 最先进工艺的高质量设计工具,以此帮助客户加速创新步伐,”TSMC 设计基础设施管理部门负责人 Dan Kochpatcharin说道,“通过双方的长期合作,我们能够为最先进的 SoC 设计提供更大的价值,充分利用最新的技术创新所带来的显著性能提升和功耗改善”。 来源:Cadence楷登

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