Cadence里的版图放到ADS里面联合仿真的设置
以前领导给我打电话，说他们做的板子性能达不到预期，怀疑是板上线宽的问题。
虽然我觉得1GHz这个频率，板子的影响应该不至于这么大，但是万一呢？于是，我对领导说，那把PCB发给我，我来仿真一下吧，看看PCB上的线宽是不是有影响。
本来想，就用最原始的方法，把PCB的TOP层和孔的一些信息导出到dxf，然后稍微手工删减一下，再导入ADS，设置个两层板的叠层结构，一仿真，不就完事了。
哪想，拿到PCB以后，一看，发现微带线下面挖空了，以第三层为参考了。得，得用多层板进行仿真了。
一下子工作量，就变大了。
主要是多层板仿真用的少。人的脑子就是这样，如果不经常巩固的话，就忘记啦。
还好，手头有这本书。
所以，有需要的同学，可以自行去网上搜索购买哈。
书中的实例10，就主要讲解了，怎么用Cadence的AllegroDFI插件，提取版图，放入ADS进行联合仿真。
这本书上是基于Allegro 16.6和ADS2014版本来演示的，如果是ADS2022的话，稍有不同。
这个方法，在cadence的help文件上，都找不着。ADS的help文件里，虽然有，但是茫茫文件，要是没有个啥指引，怎能找着？
而且，在Cadence和ADS里面，都不是程序一装好，就有这个功能的。还需要再手动设置一下，这不是更增加了被发现的难度了么？
所以，如果不是偶然在这边书上看到这种方法，我估计到现在也不知道还有这种操作。
于是乎，把这本书，从书架上拿下来，又对着步骤，开始一步步操作。
步骤1：配置Cadence环境，然后重启软件。
在select trace中，把五个页面都操作完，显示为绿色后，即可以输出ADFI文件。
步骤4：导入ADFI文件进ADS。
然后就进入ADS, 进行版图设置了。
在这里，还要说明一下，端口不是有一个正，一个负嘛，要是不想一个个设置地参考的话，需要把参考面设置为slot层。
这个在在ADS上仿真版图时，该如何设置地呢？也讲过一些。
上文说的那本书中也有详细的介绍。
多层板的仿真，要命的是网格数太多，本来我想四路一起仿的，最后发现仿起来后，十分钟进度都没啥变化。
所以，就赶紧对板子进行裁剪，简化成一路，先出个结果看一下。
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[1]2.92mm,3.5mm和SMA连接器
[2]介电常数随时间变化的仿真设置
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