如何防止单片机被干扰？

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一、EMC定义

EMC：EMC（electromagnetic compatibility）电磁兼容，是系统能完全正常工作的能力（性能不降级）。在正常环境中，电磁兼容要求设备或系统既不受周围电磁场的干扰而失常，又不会产生电磁干扰影响其他设备。

EMS：EMS（electromagnetic susceptibility）电磁耐受性，是设备或系统对噪声干扰的抗干扰能力。EMS 等级高则设备抗扰度好；相反 EMS 等级低的设备对电磁环境极其敏感，其工作状态受周围电磁环境影响。（所以很多地方将 electromagnetic susceptibility 翻译为电磁敏感度，但是考虑到“susceptibility”与“sensitivity”不同，我们将采用电磁耐受性）。

EMS 主要包含快速瞬变脉冲群 EFT / FTB 和系统级静电放电 ESD，测量用于确定器件在不理想电磁环境中工作时的可靠性水平。

EMI：EMI（electromagnetic interference）电磁干扰，是以设备为干扰源向周围环境发射电磁波的等级。发射的电磁波分为传导发射和辐射发射，传导发射沿着电缆或者互连线传播，辐射发射通过自由空间传播。

EMS&EMI 测试标准

依照 IEC62132-1 对于 MCU 的系统级 ESD 和 EFT 可以分为 5 种的失效模式等级。其中等级 A 是没有问题，BCD 是其中软失效类型，E 硬失效。

EMS 主要包含系统级静电放电 ESD 和电快速瞬变脉冲群 EFT/FTB。

EMI（electromagnetic interference）电磁干扰，是以设备为干扰源向周围环境发射电磁波的等级。发射的电磁波分为传导发射和辐射发射，传导发射沿着电缆或者互连线传播，辐射发射通过自由空间传播。当干扰源和受害者之间的距离通常大于一个波长 λ 时，通常会遇到这种类型的 EMI 耦合。

静态闩锁（latch-up）：

Latch up 是指 CMOS 中,在电源 power VDD 和地线 GND(VSS)之间由于寄生的 PNP 和NPN 双极性 BJT 相互影响而产生的一低阻抗通路,此现象会过载产生高电流小号现象，此时需要断开电源才能恢复初始状态。过载可以是电压或电流浪涌、电流或电压变化率过大或任何其他导致寄生 BJT 开始自持的异常情况。如果通过低阻抗路径的电流的幅度或持续时间得到充分限制，Latch up 不会损坏器件。此项测试满足 JESD78E 标准。

为评估 Latch up 性能，需要执行两项互补的 Latch up 测试：

1.电源过压（施加给每个电源引脚）模拟用户在电源上施加瞬态过电压的情形。

2.电流注入（施加给每个输入、输出和可配置 I/O 引脚）模拟应用导致施加给引脚的电压高于最大额定值的情况，例如因过冲/振铃导致某个输入的电压严重高于 VDD 或低于接地。

二、MCU EMC硬件策略

1.去耦电容

MCU 的每个电源引脚都应该放置至少一个去耦电容，需要去耦电容来提供 CMOS 开关器件 MCU 所需要的瞬态电流，以抵消输出电感和电源 IC 互联电感的影响。为了使去耦电容有效，应根据下面原则进行设计以及 layout：

推荐去耦电容组合。建议在 MCU 的 VDD/VBAT 电源域每个引脚上面并10uF+100nF+1nF，VDDA 电源域每个引脚并 1uF+10nF。
去耦电容摆放应该离 MCU 越近越好。当有多个去耦电容时，容值越小的电容离 MCU越近，通常 1nF 最靠近 MCU 引脚，其次为 100nF，10uF 最靠外。
保证电源电流先流向电容，然后再流向 MCU。如果电源引脚和 GND 引脚的相聚较远，建议将电容摆放在靠近 GND 引脚位置，因为信号一般是以 GND 作为参考。
每个电容都应该有各自的过孔，严禁多个电容共用一个过孔。去耦电容与 MCU 引脚之间的走线应尽可能宽且短，以降低去耦电容与 MCU 电源引脚之间的阻抗。电源网络与与去耦电容之间的走线应尽量窄和长，抑或使用 VIA 隔开，以提供高阻抗应对潜在的电源噪声和纹波。

2.PCB 叠层架构

在四层板设计之前，需要知道产品需要的层叠总厚度，选择的介质材料是什么，以及板子上的阻抗类型。四层的叠层一般都是两个信号层两个参考层，设计时，需尽量保证 Layer2为完整 GND，并尽量减少 Bottom Layer 的电源和敏感信号走线。四层 PCB 推荐叠层如下：

3.电源完整性

Ⅰ.电源滤波器

每个电源必须有一个滤波器，如果该滤波器位于板上，则必须靠近稳压器，如果是外部稳压器，则必须靠近 PCB 入口点。该滤波器应根据稳压器的纹波特性和集成电路的电源要求进行设计，并且应至少包括两个电容器：一个大电容器（µF）用于低频滤波;一个用于高频滤波的小电容器（nF）。需要干净电源的集成电路应配备一个额外的 LC 滤波器，以避免噪声与电路其他模块的耦合。电源设计实例：

Ⅱ.电源拓扑

MCU 的 3.3V 电源走线建议采用“星状”供电方式。每根电源管脚(Pin)的走线单独从 3.3V源头拉到芯片 Pin，在 3.3V 源头摆放大电容。

Ⅲ.GND 完整性和铺铜

除了 GND 和 Power 的参考层，信号层也建议进行铺铜作为 GND 网络，避免出现死铜，以保证 GND 的完整性。信号层的 GND 铜皮需要多打 VIA 到 GND 平面，有利于减小高频噪声的回流面积。另外 MCU 底部的信号层建议多打 VIA，有利于散热以及信号回流。另外对于死铜和孤岛可以进行桥接，如下图：

开槽和边界。将 GND 层中模拟地和数字地分开，通过开槽将一个地平面上的数字地和模拟地分割开，电源地则不用太分开。由于模拟电路产生的噪声和电流比数字电路的小几个数量级，所以为了不引入数字地上的噪声和电流，模拟地一般与数字地隔离开。其措施一般是通过在数字电路与模拟电路之间开槽隔绝，如上图所示。在参考地平面中高频信号会自动寻找阻抗最小（确切的说是最小电感）距离最短的线路。但连接模拟与数字域逻辑等低速数字电路时，通常需要在开槽处桥接串联 1K-5K 的电阻。当需要在模拟域与数字域连接高速信号时，例如音频解码主时钟时，此时应该直通连接而不是开槽，如图推荐桥接方式所示，在实际应用为了终端匹配，一般在时钟源处 50 欧姆的终端电阻。

4.Layout 布局

机箱 AC 保护地，储卡座，RS232 和 CAN 等外设，连接器盒与信号接地电气隔离。机壳应尽可能连接到交流机架的接地（即接地），以无害地将高压放电分流到保护大地，而不要进入数字或模拟接地电路。请注意，接地平面在外围连接器的所有高速信号连接下始终是连续的，但连接器壳体与外部 AC 机箱平面隔离。

在有机壳地（保护大地/交流机架接地）的应用中，强烈建议不要将数字信号接地和交流机架接地，两者至少保持一定距离>3.175mm（0.125 inches），用于 11-12 kV 电火花间隙隔离，以满足 IEC61000-4-2 Level-4 8 kV 接触放电将 TVS 放置在尽可能靠近外部信号连接器的位置，TVS 接地直接连接到接地层，避免接地走线。

高速或敏感的模拟/数字走线应从电路板边缘至少布线 2x 倍，其中“x”是走线与其返回电流路径之间的距离。与非常靠近板的边缘的迹线相关的电场和磁场线的容纳程度较低。从这些走线来看，与天线的串扰和耦合往往会更大，并使它们更容易受到 ESD，EMI 和 EFT事件的影响。

易感元件/电路应远离 PCB 边缘。最好将它们放在板子的中央。如果无法做到这一点，如果不使用外部保护大地环，请尝试将它们放置在距离边缘大于 12 mm 的位置，因为在高压放电事件中，高频能量会聚集在外部边缘，尤其是成直角 PCB 主体的各个角（使用圆形的 PCB 角）。

与外部世界连接的组件应保持在 PCB 边缘附近。其余组件应远离 PCB 边缘，以减少环境影响（即 ESD）。

如果将共模扼流圈或瞬态抑制器设备（例如，TVS，MOV）用于功率滤波，则应将其放置在 PCB 的入口处。在受 TVS 电路保护的电路中，来自连接器的外部信号应首先路由到TVS，然后再路由到铁氧体或共模扼流圈，再路由到受保护的组件。

5.MCU 外围敏感电路

Ⅰ.晶体 OSC

晶体要尽量靠近芯片 Pin，远离诸如功率电感的磁感应器件与诸如天线的辐射器件，与同层其他信号走线利用 GND 铺铜及 VIA 隔离。晶体输入输出走线要尽可能短且少弯折，不可跨层或交叉走线。两边负载电容与晶体各自的 GND PAD 可以相连，并摆放多个 GNDVIA 以提高散热保障。晶体下方尽量不走任何传输线，保留完整的 GND 铺铜。晶振电路走线以及匹配电容应该与晶振在同一侧，尽量不穿层。布局应该使晶振靠近 MCU，晶振电路走线不能太长，不要超过 12mm。在晶振同层以及下一层与其他电路间隔开，晶振电路周围也使用接地 VIA 形成保护环。