高速电路中的DDR，由于时序问题引起的错误，怎么解决？

硬件设计出问题了怎么办？不要慌，都是在所难免的，有问题，赶紧查资料分析，自己解决了的话，就是经验。如果是别人指导你，解决问题之后，印象就不会很深刻！

我一直在一线开发调试这些事情，遇到问题也很多，回头想想，绝大多数都可以通过理论联系实践的方法来解决。但是往往有问题的时候，会丧失基本的判断，主观认为不可能出错，就像前几天那个过孔接地的问题，万用表测试之后，信号线短路，完全想不到的事。

如果出错不可避免的话，那就必须掌握分析问题的方法，怀疑一切可能性！虽然过程很难，但是坚持这些基本的方法往往会有意向不到的效果！

DDR这部分内容时，时序问题真是一个棘手的问题，如果完全按照厂家的DEMO设计，压力测试可能不会出问题，但是当Layout工程师告诉你手动布线无法避免的情况时，出现问题就需要一步步分析了，如下图所示，时序裕量不足导致存储器测试错误，产生少量误码，最终的解决方案就是减小时钟走线就可以了。