FPGA入门1——verilog基本语法

module  ex_module(     input wire  sclk ,    input wire rst_n,//n为低有效    input wire [7:0] d,  //高比特在左边，大的数在左边    output reg [7:0] q, //模块声明的时候，输入一定是wire变量，输出可以是reg变量);//文件名和模块名一致,括号里声明接口列表,声明模块输入变量一定是wire变量
//异步D触发器always @(posedge sclk or negedge rst_n )//敏感列表可以包括点频触发也可以是沿触发,异步触发器，        //always代表一直在循环  if(rst_n ==1'b0)//条件表，这里是组合逻辑 2'b01  10'b00000_11111  10'd10  10'hff  q<=8'h00;//沿触发的逻辑一定都用<=非阻塞赋值else  q<=d;
//同步D触发器always @(posedge sclk)if(rst_n==1'b0)q<=8'b00;else q<=d;endmodule//成对出现

 module ex_wire(    input wire  sel,input wire a,input wire b,output wire c//最后一个不需要加逗号
);//选择器为组合逻辑没有时钟//wire变量一定用assign 连续赋值赋值语句，而且必须用阻塞赋值assign c=(sel== 1b'1)？a:b;  //c必须是wire变量，而a,b可以是reg变量//assign c=(条件)？a:b;
endmodule

module   ex_cnt(  input wire  sclk,//模拟晶振产生时钟震荡  input wire  rst_n,//模拟复位信号  output wire [9:0] cnt);//计数器reg  [7:0]  cnt_r;//寄存器变量
always @(posedge sclk or negedge rst_n)  if(rst_n == 1'b0)    cnt_r<=10'd0;  else     cnt_r<=cnt_r+1'b1;//0-1023-0-1023不断循环//仿真工具endmodule