干货：手把手教你用Cadence做基本电路实验仿真
Cadence可以实现电路图输入(Schematic Input)、电路仿真(Analog Simulation)、版图设计(Layout Design)、版图验证(Layout Verification)、寄生参数提取(Layout Parasitic Extraction)以及后仿真(Post Simulation)。
（仿真测试参数设置）
（仿真结果）
1）MOS管IV特性
（电路图）
（仿真测试参数设置）
（仿真结果）
（公式回顾）
由公式可见VDS和ID之间的关系
（仿真结果）
（公式回顾）
可见管子的阈值电压约为432mv，同时电流有2.585uA的漏电流
2）MOS栅电容仿真
（电路图）
（仿真测试参数设置）
（仿真结果）
线性区栅源电容
（公式回顾）
饱和区栅源电容
（电路图）
（仿真测试参数设置1）
（仿真测试参数设置2）
（仿真结果）
（公式回顾）
从波形可以看出当源衬电压越大时，阈值电压越大，也就是mos管的开启电压越大，这是由于体效应的影响。
4）MOS晶体管电容测试
MOS晶体管电容是指当晶体管的栅漏都短接到地的时候，栅对源，栅对漏，栅对衬底三个电容之和。下面我们将对如何测量MOS晶体管电容做具体分析。
（仿真测试参数设置）
（仿真结果）
5）MOS电容
NMOS的剖面图，它的源漏和沉底连到一起到地，gate上有一个电压源。
当gate的电源大到一定程度，超过阈值电压VTH，会引起源漏之间出现反型层，即沟道形成，这样栅氧就充当了gate与沟道之间的绝缘介质，一个电容就形成了。这个电容的单位面积大小，与栅氧的厚度和介电常数有关。
如果gate电压是个比地还低的电压，这个时候源漏之间的N型沟道不能形成，但是却会使P型衬底的空穴在栅氧下方累积。如此一来，gate与衬底之间仍然会形成电容，此时的绝缘介质仍是栅氧，所以此时与形成沟道时的电容大小几无二致。
如果gate电压处在一个不尴不尬的位置，既不能使源漏之间形成沟道，也不能使P型衬底的空穴在上方积累。此时可以认为，栅氧下方会形成一个空间电荷区，这个空间电荷区是电子与空穴结合后形成的区域，所以它不带电，是一个“绝缘体”。由此，你应该清楚了，这个“绝缘体”会与栅氧这个绝缘体相叠加，导致等效的绝缘介质厚度增加，所以电容值随之下降。
所以在0V附近的MOS晶体管电容时最小的（形成不带电区域）
END
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