今天谈谈锁相环吧

既然，锁相环这么重要，我们就来聊聊它吧。

如上面这幅图，就是锁相环的原理图。压控振荡器的输出信号经过分频器，然后鉴相器比较参考时钟和该输出信号的相位，产生相位差信号。相位差通过电荷泵以及环路滤波器以后，产生电压信号，控制压控振荡器。

锁相环，本质上是一个负反馈系统。实际输出频率与设定频率有偏差---à偏差通过反馈通路进入输入端----à偏差被纠正-----à锁定在我们设置频率。

锁相环的指标主要有：

相位噪声，锁定时间，输出频率范围以及杂散。

相位噪声，是我们射频人员经常使用的指标；对于数字硬件设计人员，则采用时钟抖动来衡量。两者是对本振同一指标的不同称呼，一个是频域的，一个为时域的。

在通信中，本振的相位噪声在接收机中会导致互易混频，进而影响接收机的抗干扰性能。

现在的锁相环技术已经比较成熟，而且厂家越来越倾向于把VCO亦集成在内，减少设计的复杂度。现在，如果你买的是PLL芯片，那只包括鉴相器和分频器；如果已经集成VCO，厂家一般称之为Synthesizer.

而且各大锁相环厂家都提供自己的锁相环仿真工具。所以即使你从来没有设计过锁相环的人，借助这些工具，一般也能把锁相环调的七七八八吧。所以，随着技术的发展，减轻了设计人员的工作量，但同时，也给设计人员带来了危机感。

不过，想想各行各业都是如此。昨天，用google翻译翻了一大段英文，发现人家翻的超准确，这让翻译家们是不是也有危机感(不过，放到某度上的话，翻译出来的就不能看了)。

看看TI的芯片，10MHz~19GHz，输出频率范围、锁定时间、相噪、频率分辨率都完美，杂散未知，就是功耗高点。

看了，是不是觉着….，一言难尽。我是不是得准备好摊煎饼的手艺，坐等去开店哇。

文献：

【1】张刚 编著 CMOS集成锁相环电路设计