射频工程师的无奈

预研项目，就是目前没有要PK,没有要交付，时间节点排的也不紧。

但是，预研项目却肩负着一个使命，那就是要验证公司将来可能要用到的新技术。虽然这新技术，放眼到整个行业，不算新的，但在公司这个层面，可能就是新的。

李工目前做的，就是这种项目。

李工是射频部分的负责人。在这个项目上面，需要验证很多领导的想法。

其中一个，就是想把数字硬件和射频硬件放到一个板子上。

公司以前的做法，都是把数字硬件和射频硬件分开，然后中间的连接用接插件实现。

这种处理方式，风险最小，可以最大限度的避免整机性能受到影响；但是缺点也显而易见，那就是太麻烦，中间的接插件增加成本不说，可能还降低了产品的可靠性。

前期一切都运转的很正常。

李工将射频部分布局完成，然后交给PCB工程师一起拼版，将数字硬件和射频硬件整合到一块板子上。

板子回来后，数字硬件工程师先调，将电源调对。

FPGA同事，给烧写上测试程序。所谓测试程序，就是将射频部分那些需要的控制信号给整上，从FPGA端口输出。控制信号包括，PLL的SPI信号，射频开关的CMOS信号等等。

最后板子，就到达李工的手上。

整机性能的衡量，往往都是采用射频指标。

但是，影响射频指标的，除了射频通路本身外，可能整机其他地方也有责任。但是大家第一感觉都是射频部分出了问题，所以射频人员往往需要先证明自己无问题，才能说服其他部分的同事过来排查。

李工就遇到了这种问题，原因在数字硬件板上，但却在灵敏度上体现出来。无奈......

李工将链路各部分调试完成后，就开始测试灵敏度。

但是一测，发现灵敏度和理论预估相差有六七个dB。

李工大概扫了一下频率点，发现低端相对于高端频率恶化严重。

李工将射频的输入端接到频谱仪上，发现除了杂散外，接收机低端的噪底要明显高于高端。

看来，是板子上有什么东东，导致板子低端的噪底抬高。

现在数字硬件和射频硬件在一块板子上，射频上的电源和控制信号都是从数字硬件部分过来。

李工知道，想要把问题排查出来，需要先把射频和数字部分分开来，让同一板子上的数字硬件先不工作。

但是，这就意味着需要在板子上飞多根线，然后给上合适的控制信号，保证射频链路的畅通。

还有PLL的控制。

不过，还好，所有和数字部分的连接处，李工都做了冗余，中间留了电阻。

李工，想想都觉得头大。但是也没有办法，只好沉下心来，开始焊接。

李工终于完成飞线，并且把链路的工作频率设置在低频。

一测，发现灵敏度与理论预测基本吻合。

李工知道，看来不是射频部分的原因。

然后李工就去找数字硬件的同事。同事听了李工的分析，表示自己无能为力，给你的电源的幅值是对的，控制信号也是OK的。

李工，于是就去找项目负责人兼领导，然后领导让数字硬件的专家过来指导。

专家过来后，一顿操作猛如虎，先把FPGA的输出电流调小。

然后根据电源输出电流的大小，又重新计算了DCDC的电感值。

李工把专家更改后的板子拿过来一测，发现不仅低端的噪底变正常了，杂散也变小了。

李工对专家的崇敬之情如滔滔江水，果然，知识是第一生产力。虽然是数字硬件部分的问题给李工造成了困扰，但是能增长见识，学到新知识，也算值了。