20220929信号完整性学习笔记（1）
这两天在看信号完整性相关知识，整理了一些材料，稍微有点乱，是自己的学习笔记，后面理解深了之后再做进一步归纳，仅供感兴趣的同学参考，有经验的小伙伴也可以多多指导，谢谢。
今天主要学习的是信号间耦合干扰，分为容性耦合、感性耦合和孔径耦合。
（此类问题设计细节居多，一旦出问题非常难排查，有时候一个月不出现问题，有时候一天出现好几次）
如果出现CPU宕机、DDR读写数据错误、DCDC大电流干扰临近走线，参考信号噪声电平大，系统不定时复位，USB数据错误，我们应该如何排查？是不是我们的设计不到位，遗漏了哪些关键点？正向设计时如何进行风险分析，我们怎么对PCB进行风险监控？硬件工程师排查的时候，很难从现象中观察到耦合干扰的问题。1）普查系统所有信号类型，找出敏感信号（敏感信号是相对的，无绝对的）；PCB板上信号线成千上万根，如果每根线都进行控制，那这个PCB板的完成时间就无法控制了，实际项目中不可能这么做。因此设计前需要对敏感信号进行规划，敏感信号放到哪一层，相邻参考平面是什么，怎么做隔离都需要提前考虑清楚。平行线耦合，孔径耦合，感性耦合，敏感信号远离干扰源，参考地最好是完整地平面。4）风险管控需要从信号发射到接收的所有路径中可能存在的噪声耦合路径分析，特别要注意过孔换层的信号回流路径。硬件工程师在项目开发中主要还是通过控制的方法，避开敏感信号。首先从整体规划搭建稳固框架，比如优秀的PCB叠层和PDN电源网络，然后从细节排除局部风险，不仅要考虑容性感性耦合，还有考虑回流路径的重合。
总结：工程中体现更多的是风险识别和风险监控的能力。
