晶体,英文Crystal,电路上一般会简写为XTAL,需要外加时钟电路才能输出时钟信号,所以一般叫无源晶振,也叫谐振器。
晶体一般是2脚或者4脚,2脚最常见,晶体无极性。
晶振,英文Crystal oscillator,电路上一般简写为XO,只需要供电就可以输出时钟信号,所以一般叫有源晶振,也叫振荡器。
晶振一般是4脚,1个VCC,2个GND,1个Output。
我们再看一下晶振的分类
Package石英振荡器,英文SPXO:不施以温度控制及温度补偿的石英振荡器。频率温度特性依靠石英振荡晶体本身的稳定性。
温度补偿石英振荡器,英文TCXO:附加温度补偿回路,减少其频率因周围温度变动而变化之石英振荡器。
电压控制石英振荡器,英文VCXO:控制外来的电压,使输出频率能够变化或调变的石英振荡器。
恒温槽式石英振荡器,英文OCXO:以恒温槽保持石英振荡器或石英振荡晶体在一定温度,控制其输出频率在周围温度下也能保持极小变化量之石英振荡器。
可以看到,不管是VCXO还是TCXO,内部都带有电路进行补偿,所以价格上会比晶体贵,质量和准确度也会比晶体高不少,比如GPS上一般会选用TCXO。
下面看一下晶振最重要的几个参数
标称频率(Normal Frequency):晶振的标准频率,如26MHz、32.768KHz等。
频率误差(Frequency Tolerance)或频率稳定度(Frequency Stability):用单位ppm来表示,即百万分之一,是相对标称频率的变化量,此值越小表示精度越高,1MHz的晶振,1个PPM就是1Hz的偏差。
温度频差(Frequency Stability vs Temp):表示在特定温度范围内,工作频率相对于基准温度时工作频率的允许偏离,它的单位也是ppm。
负载电容CL:负载电容是指晶振正常工作震荡所需要的电容。为使晶体能够正常工作,需要在晶体两端外接电容,来匹配达到晶体的负载电容。
那负载电容如何确定呢?
计算公式:CL=C1*C2/(C1+C2)+Cic+△C
C1和C2为晶振两脚对地电容,称为匹配电容。
Cic为集成电路内部电容,△C为PCB板上电容,一般大小为3~5pF。
匹配电容一般取C1=C2=2CL,这样并联起来就接近负载电容CL了,在一般情况下,增大负载电容会使振荡频率下降,而减小负载电容会使振荡频率升高。
如果crystal所接的IC内部有负载电容,那外部的C1和C2就不需要了。
一般IC的数据手册中会给出负载电容的大小。
10年老司机倾囊相授,贴片晶振的PCB layout需要注意哪些?
晶振有两个比较重要的参数,频偏和温偏,单位都是PPM,通俗说,晶振的标称频率不是一直稳定的,某些环境下晶振频率会有误差,误差越大,电路稳定性越差,甚至电路无**常工作。
所以在PCB设计时,晶振的layout显得尤其的重要,有如下几点需要注意。
✔ 两个匹配电容尽量靠近晶振摆放。
✔ 晶振由石英晶体构成,容易受外力撞击或跌落的影响,所以在布局时,最好不要放在PCB边缘,尽量靠近芯片摆放。
✔ 晶振的走线需要用GND保护好,并且远离敏感信号如RF、CLK信号以及高速信号。
✔ 在一些晶振的PCB设计中,相邻层挖空(净空)或者同一层和相邻层均净空处理,第三层需要有完整的地平面,这么做的原因是维持负载电容的恒定。
晶振负载电容的计算公式是:
CL=C1*C2/(C1+C2)+Cic+Cp
Cic为集成电路内部电容,Cp为PCB板的寄生电容,寄生电容过大,将会导致负载电容偏大,从而引起晶振频偏,这个时候减小匹配电容C1和C2可能会有所改善,但这也是治标不治本的措施。
晶振相邻层挖空是如何控制寄生电容Cp的呢?
电容的物理公式是:C=εS/4πKd,即晶振焊盘与邻近地平面之间的面积S和距离d均会影响寄生电容大小,因为面积S是不变的,所以影响寄生电容的因素只剩下距离d,通过挖空晶振同一层的地和相邻层的地,可以增大晶振焊盘与地平面之间的距离,来达到减小寄生电容的效果。
简单画了一个图示,如下一个4层板,晶振放在Top层,将Top层和相邻层净空之后,晶振相对于地平面(L3),相比较没有净空之前,这个距离d是增大的,即寄生电容会减小。
✔ 晶振的摆放需要远离热源,因为高温也会影响晶振频偏。
我们知道晶振附近相邻地挖空处理,一方面是为了维持负载电容恒定,另一方面很大原因是隔绝热传导,避免周围的PMIC或者其他发热体的热透过铜皮传导到晶振,导致频偏,故意净空不铺铜,以隔绝热的传递。
为什么温度会影响晶振频率呢?
当晶振加热或者降低到某个温度后再降到常温,与最初在常温下测试通常情况下会有一定变化,这是因为晶体的热滞后现象,带温度补偿的TCXO相对来说精度会好不少,可以有效解决晶体温漂,但一般TCXO都是M以上级别较多,KHz的很少,受限于生产工艺。
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