Intel与ANSYS实现14nm芯片生产

本文刊登在SemiWiki.com，作者Pawan Fangaria

　　在半导体行业中，当听到工艺技术缩至更低的节点，或推出了具有重大PPA（功耗、性能和面积）改进的创新型晶体管结构时，会让人感觉非常兴奋。然而，代工厂需要投入巨大的资金、时间和精力对新技术进行概念化、原型设计和验证，才能实现量产。为了设计基于新技术的大型芯片，需要采用稳健可靠的设计自动化工具，而且该工具必须符合新技术所提出的复杂代工规则和约束条件，还要满足PPA和芯片可靠性方面的严格要求。关键一点是要生产出使用寿命长、高成品率、高可靠的芯片。

　　我想大多数人都知道Intel最新的3D晶体管制造工艺，即通常所说的Tri-gate晶体管。该晶体管有多个源极-漏极沟道以及一个垂直栅极。垂直栅极从三边重叠各个通道，可显著减少漏电流和功耗，并凭借快速的晶体管切换提高速度。该技术已得到验证，我们现在能看到很多半导体设计的参考流程都涉及了经该技术认证的各种EDA工具。我对本月Ansys和Intel宣布推出的、经生产验证的参考流程印象非常深刻，这是一种基于Intel 14nm Tri-gate工艺的“功耗、EM与可靠性验收”设计流程。

　　我喜欢该技术的原因是最近通过博客介绍了Ansys的RedHawk 2014平台，该平台能充分满足高密度、高性能FinFET设计的关键挑战，以制造出在功耗、噪声、EM和ESD方面具有高度可靠性的新一代复杂SoC。尽管FinFET和Tri-gate晶体管具有相似的结构，但Intel仍必须借助Ansys的多种工具在定制代工过程中以Tri-gate工艺为基础对整个设计流程进行资格认证，并将其作为商业化参考流程提供给移动和云市场领域中需要极低功耗、高速运行和更小面积的定制代工客户。我确信这种设计流程和技术也会对其它细分市场领域带来优势，因为PPA在大部分半导体设计中变得越来越重要。

　　该参考流程将RedHawkTM用于SoC功耗和EM验收，将TotemTM用于定制IP功耗和EM完整性验证，将PathFinderTM用于全芯片ESD验证，因此实现了针对功耗、噪声、EM和ESD可靠性验收的自顶向下的完整流程。

　　RedHawk 能针对低功耗、高性能SoC的动态功耗完整性、噪声和可靠性提供芯片、封装和系统级分析与验收。它可检查同步开关噪声、去耦电容、封装电感、电源线和信号线电迁移、ESD保护、RTL至GDS功率收敛等，并对设计进行芯片精度的功耗、噪声和可靠性验收。

　　Totem 是一款理想的 IP验收工具，可对混合信号设计进行基于全芯片布局的功耗与噪声分析。它可高效地用来实现早期原型设计、封装和电源网络设计以及芯片的高精度验收。

　　PathFinder可实现ESD（静电放电）完整性（HBM和MM检查），从而满足如此低节点设计所需的高可靠性。它能彻底分析整个设计，以确定可导致芯片出现ESD故障的潜在薄弱环节。从芯片的早期原型设计到最后的验收阶段都可利用该软件来提高成品率和消除ESD故障的产生条件。

　　该流程在14nm Tri-gate工艺上具有更高的可靠性，因为它不仅经过了生产验证，而且是Intel和Ansys对22nm工艺技术合作成果的延伸。我的感觉是，有了Ansys的功耗、噪声和可靠性设计与分析工具的参与，不久将会证明该流程能有效地促进主流产品在14nm Tri-gate工艺技术上的发展。