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DesignCon优秀论文 | 基于MOP模型的112G 差分传输线串扰仿真

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当前业内高速背板系统的数据率已达112G,而系统性能对串扰更加敏感,故传输线串扰仿真的精度要求也进而提升。在今年的DesignCon 2021上,Ansys携中兴通讯多位技术专家合著的【112G Crosstalk Simulation of Differential Lines Based on MOP Model】在会上发表并入围Designcon2021 Best Paper Award奖项。文章特别提出一种面向112G及以上传输速率的系统差分传输线串扰的高精度仿真方法,而DesignCon作为国际高速电路设计领域的顶级盛会,此次针对串扰仿真研究的设计建议具有深远意义。


伴随5G时代对通信带宽不断提升的需求,目前业界高速信号速率单通道已经达到112Gbps,而在2020年OIF协会已经正式启动224Gbps信号传输标准的起草工作。单通道信号速率的提升虽然在机架体积不变的基础上实现了带宽和容量的巨大提升,但是带来的主要挑战就包括信号完整性的恶化,损耗和串扰在同等物理条件下将随着上升沿的降低和奈奎斯特频率的升高而显著恶化。


本文以PCB作为传输载体,为112Gbps 信号传输载体研究和讨论提供参考。一般情况下,差分传输线仿真的精度取决于材料特征模型。本文介绍了一种基于MOP模型提取材料特征的方法,这种方法采用因果关系材料参数模型,用于分析差分传输线的介电模型与铜箔糙度模型的参数敏感性,完成敏感性分析后将取得MOP的求解空间平面。随后从MOP求解空间平面选择适当的变量组作为材料模型参数,通过拟合3D电磁仿真的S参数与测量结果,即可进行迭代获得高带宽、高精度的材料模型。最后将此类MOP优化材料模型应用于差分传输线串扰仿真,并通过测量验证仿真的准确度。

 

传输线串扰分析

Fig. 1 Lossless Transmission Line Coupling on a Single Section

 


这些公式表明,攻击线上变化的电流会在受害线上产生感性耦合电压,攻击线上变化的电压会在受害线上产生容性耦合电流。


高速SerDes信号采用差分结构,差分对间串扰相对于两根单线的串扰更为复杂。通常需要采用三维电磁仿真工具进行分析。下面通过一个案例对差分对间远端串扰进行简单频域分析。


对于某Ultra Low Loss级别PCB材料M-0,,介质相对介电常数DKz=3.22,损耗因子DF=0.002,暂不考虑频变特性。带状线介质厚度:pp厚度5.7mil,core厚度5.7mil;阻抗90ohm;差分对内线宽(W)/线距(S)分两种设计W0/S0=5.3/3.9mil-紧耦合,W1/S1=7/9mil-松耦合;差分对间距间距按3W规则(airgap=3*W),对于紧耦合为15.9mil,对于松耦合为21mil。串扰差分线横截面和模型端口如下图所示。

Fig. 2 串扰差分线横截面和模型端口

 

仿真结果如Fig.3-Fig.6所示。Fig.3和Fig.4分别对紧耦合和松耦合差分带状线进行了远端串扰频域分析,其中介质考虑了各向异性,DKx=Dky=$IX*Dkz,$IX为各向异性系数,从1到1.1,步长0.2。可以看出,远端串扰随着各向异性系数的增大而增大,介质越不均匀,远端串扰越大。当各向系数为1时,介质是均匀的,带状线远端串扰非常小,但是仍然存在的原因是网格剖分带来的数值噪声。


同样是3W规则,紧耦合带状线远端串扰明显大于松耦合,在28GHz前者比后者串扰平均大6dB,37.33GHz处大5.5dB,43.3GHz处大5dB左右。原因可以从Fig.5-Fig.6的传输线横截面电场分布看出,电场分布图中最高电场强度归一化到1000V/m,紧耦合受害差分线紧邻攻击线的线上电场强度最大666V/m左右,而松耦合只有133V/m左右,紧耦合线在同等规则下受到的干扰电场更多。


从Fig.3和Fig.4中还有一个趋势就是非均匀介质带状线远端串扰会随着频率增大而增大,低频区域远端串扰随频率增大明显,越到高频增大越趋于平缓。


Fig. 3 FEXT in Frequency Domain (Tight Coupled Differential Lines;airgap 3W)


Fig. 4 FEXT in Frequency Domain (Loose Coupled Differential Lines;airgap 3W)


Fig. 5 Electric Field Distribution (Tight Coupled Differential Lines;airgap 3W)


Fig. 6 Electric Field Distribution (Loose Coupled Differential Lines;airgap 3W)

 

112G 传输线串扰分析的必要性


112Gbps 信号传输线设计时,为降低传输线插损,一般采用DK/DF较小的基材,同时增加介质厚度,两者都会引起阻抗升高。为保持阻抗不变甚至降低阻抗,需要大幅增加线宽。在同等设计规则,如果3W情况下,W的增加必然差分对间间距,从而恶化串扰,包括近端串扰和远端串扰。


此外,耦合长度在高速高密设计中不可能大幅度减小,而随着信号速率的升高,信号上升沿会逐渐减小,根据FEXT公式,远端串扰会增大。


最后,非均匀介质差分远端串扰,会随着频率增大而增加。224Gbps目前调整模式有PAM4、PAM6、PAM8等几种主要的方案,分别对应的基频为56GHz,43.3GHz和37.3GHz,不论采用哪种调制方式,其基频和带宽也要大于112Gbps对应的基频和带宽,差分对间距如何设计才能既保证布线密度又保证串扰性能需要进行分析,3W规则是否还将试用,存在一定的疑问。


所以,对于112Gbps 信号来说,其传输线串扰的tradeoff设计是非常重要的课题。

 

基于MOP模型材料参数拟合


PCB材料拟合方面的研究较多,流程基本相同,都是通过仿真和测试进行拟合,通过测试数据对仿真模型进行校准,得到满足因果性的材料参数模型。优化算法对于材料参数拟合十分关键,其核心是如何快速准确的找到最优解。


本文采用基于最优预测元模型(MOP model)进行材料参数的仿真测试拟合。

 

112G 串扰仿测对比


根据材料参数拟合结果(Table.4)对串扰测试板的串扰样本(Table.2)进行仿真并和测试结果的远端串扰ICN值进行对比。


串扰样本中包含松耦合(W/S=6.7/8.3mil)和紧耦合(W/S=5.3/3.9mil)两种样本,阻抗一致,为90ohm。


1.3分析中我们得到串扰ICN与信号上升沿和波特率fb有关系。112G PAM4集成串扰噪声ICN计算采用的上升沿和下降沿时间为7.5ps,fb=56G。



本文首先回顾了传输线串扰理论模型,从时域和频域角度对近端串扰和远端串扰的成因、影响因素进行了说明,并从实际应用角度,主要对远端串扰进行探讨分析。指出了112Gbps 信号传输线远端串扰分析的必要性以及串扰分析准确的基础是符合因果性的PCB材料模型,包括介质模型和铜箔粗糙度模型,同时需要采用可以设置各向异性材料参数的三维电磁仿真工具。


其次介绍了一种基于MOP模型和三维电磁仿真工具的材料拟合方法,采用满足因果性的Djordjevic-Sarkar 方程式作为PCB介质DK和DF的频变模型,Huray模型作为铜箔粗糙度模型。将插损、相位、回损和串扰实测值和仿真值的误差最小作为优化目标进行最优解迭代计算,得到各项指标仿测误差较小的材料模型。


最后我们以一种极低损耗板材(Extremely Low Loss)为例,进行了传输线串扰的测试验证。通过测试去嵌得到传输线直通和串扰S参数,并根据上述材料拟合方法得到材料模型。通过在三维电磁仿真工具中建模仿真得到不同线长、不同airgap的传输线串扰ICN值与实测串扰S参数的ICN计算值进行对比,结果误差较小,验证了传输线远端串扰仿真的准确性。此外通过仿真测试对比还对传输线远端串扰在紧耦合、松耦合以及承载信号为112G PAM4、224G PAM6和224G PAM8情况下随耦合长度变化趋势和原因进行了分析,最后总结了通道损耗归一化后,耦合类型、耦合长度和耦合规则对传输线串扰趋势的影响,给出112Gbps 信号PCB传输线串扰设计建议。


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关于DesignCon 2021


DesignCon是全球最大的芯片、电路板和系统领域的大会,被誉为高速电路设计行业的盛会。DesignCon 2021已于8月在美国加州圣何塞市举行,至今是举办的第26个年头,是半导体和电子工程设计的交流平台与社区。每年,全球性半导体科技公司汇聚于此,展示和交流高速信号设计与建模及仿真、测试测量、PCB设计、加工、封装、材料、芯片、连接器等领域最新基础研究进展和技术产品。


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成捷 | Ansys半导体事业部主任应用工程师


主要负责Totem/PathFinder/Helic等产品的支持。对模拟及混合信号设计的功耗、电源完整性、可靠性及电磁串扰等问题有较全面的理解和丰富的经验。

 



关于Ansys CPS 解决方案

Ansys CPS(Chip Package System)多物理场仿真方案,包含了Redhawk/HFSS等业界黄金工具,基于CPM/CSM/CTM等独有的芯片模型,通过协同仿真考察芯片与PKG/PCB之间的耦合影响,通过电、热、结构之间的多物理场耦合仿真使得仿真精度更高,帮助设计者优化从芯片至系统的SIPI/热/结构可靠性等设计指标,此流程已经支持多家客户在先进工艺节点和大规模的2.5D/3D IC设计上成功流片。


来源:Ansys
HFSSSystem电源电路信号完整性半导体电子电源完整性芯片通信理论Electric材料
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首次发布时间:2022-09-23
最近编辑:2年前
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