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Cadence 与 TSMC 深化合作创新,以推动系统和半导体设计转型

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内容提要

  • Cadence 业界一流的 Integrity 3D-IC 平台再添新功能

  • 革命性的 AI 驱动数字和定制/模拟全流程,并针对 TSMC 2nm 制程工艺进行了优化

  • 适用于 TSMC 先进节点的全面 IP 组合、新的求解器认证以及光电学领域的关键进展,为下一代半导体设计创新提供了支持


中国上海,2024 年 4 月 30 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)与台积电(TSMC)深化了双方的长期合作,官宣了一系列旨在加速设计的创新技术进展,包括从 3D-IC 和先进制程节点到设计 IP 和光电学的开发。


此次合作显著推进了 AI、汽车、航空航天、超大规模和移动应用的系统及半导体设计,并取得了以下最新技术成果:


Cadence 与 TSMC 合作,为 Integrity 3D-IC 平台注入了新特色和功能:Cadence Integrity 3D-IC 平台是适用于 TSMC 所有最新 3DFabric 的业内综合解决方案,产品现可支持层次化 3Dblox 规范,将多个 chiplet 集成到各个层次中,以实现重复使用和模块化设计。它还包括为简化 chiplet 组装和设计而开发的新功能,以及自动对齐标记插入流程,以加快在不同中间层和封装上堆叠 chiplet 的设计和组装。

Cadence 的数字解决方案已通过 TSMC N2 设计工艺认证,包括Innovus Implementation System、Quantus Extraction Solution、Quantus Field Solver、Tempus Timing Signoff 及 ECO Solution、Pegasus Verification System、Liberate Characterization 和 Voltus IC Power Integrity Solution。Genus Synthesis Solution 同样支持 N2 工艺。Cadence 和 TSMC 正在合作开发 AI 驱动的 Cadence 解决方案,驱动 AI 辅助的设计流程,以提高设计生产力和 PPA 优化 。

Cadence 定制/模拟设计流程已经过 TSMC 最新 N2 制程设计套件(PDK)的全面认证:针对 TSMC N2 PDK 经过优化的 Cadence 定制工具包括:用于设计输入的 Virtuoso® Schematic Editor 和用于分析的 Virtuoso ADE Suite(均为 Virtuoso Studio 的一部分),以及集成的 Spectre® 仿真器。它们在管理工艺角仿真、统计分析、设计对中以及电路优化方面的功能都得到了增强,而这些都是目前先进节点设计常用的功能。

Virtuoso Studio 的性能也得到了进一步提升,以支持从前至后的工艺迁移——从原理图映射,到优化设计规格,再到完整的 layout 布局布线自动化。Virtuoso Studio 和 Spectre 仿真平台(包括 Spectre X、Spectre XPS 和 Spectre RF Option)均已通过最新的 TSMC N2 工艺技术认证。

Cadence 和 TSMC 紧密合作,发布了从N16 到 N6 RF 的 Virtuoso Studio 迁移参考流程,以大幅缩短周转时间:特定目的的实例映射可快速重新定位原理图,同时 EMX® Planar 3D Solver 可在设计阶段为网线和器件提供电感综合和电磁提取。Virtuoso ADE Suite 使用 Spectre 仿真的 RF 分析功能提供设计优化,Virtuoso Studio Layout 工具可加速 RF layout 的复用和重新实现,同时保留设计意图。

Cadence 宣布推出适用于台积电 N3 工艺的业界领先 IP 核全面产品组合,包括:

  • Cadence 适用于 TSMC N3 工艺的 UCIe IP,提供先进封装和标准封装两种选项。Cadence 还提供适用于多种工艺和配置的 UCIe IP,为客户提供全方位的 die-to-die(D2D)互连解决方案。

  • Cadence 的存储器接口 IP 组合(DDR5、LPDDR5 和 GDDR6)经过硅验证,具有一流的系统裕度和 PPA 优化架构,可支持下一代企业级高性能计算和 AI 应用。

  • Cadence 面向 TSMC N3 工艺的 PCIe® 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP 旨在提供更高的链路吞吐量和利用率,同时保证低延迟运行,给客户提供卓越的 SoC 设计。

Cadence EMX 3D Planar Solver 已获得 TSMC N5 工艺技术认证:凭借该认证,双方的共同客户能够将 EMX Solver 无缝集成到先进节点 IC 设计流程中,从而实现高精度的电磁分析,克服电磁串扰和寄生的挑战。此外,N2 和 N3 工艺技术的认证工作也在顺利进行中。

Cadence 推出新的硅光子工艺流程,用于支持 TSMC 的紧凑型通用光子引擎(COUPE)技术:Cadence 和 TSMC 合作开发了 COUPE 三维光子工艺的设计流程,该流程依托 Cadence Integrity 3D-IC 平台。TSMC COUPE 技术实现了光子 IC 与电子 IC 的异构集成,同时将耦合损耗降至最低。Cadence 正在开发的设计流程将支持 TSMC 的 COUPE 技术,包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System,助力双方的共同客户满足最苛刻的系统要求,为高性能计算应用铺平道路。


“我们与 TSMC 在 EDA、封装和 IP 领域的合作取得了丰硕的成果,推出了一系列创新产品,旨在加速系统和半导体设计,助力客户实现积极的产品上市目标,”Cadence 资深副总裁兼研发部总经理 Chin-Chi Teng 表示,“有了这些新认证的设计流程和标准化解决方案,客户能够以十足把握针对 TSMC 先进节点进行设计,同时提高设计效率,取得技术进步”。


TSMC 与 Cadence 密切合作,提供经认证可用于 TSMC 最先进工艺的高质量设计工具,以此帮助客户加速创新步伐,”TSMC 设计基础设施管理部门负责人 Dan Kochpatcharin说道,“通过双方的长期合作,我们能够为最先进的 SoC 设计提供更大的价值,充分利用最新的技术创新所带来的显著性能提升和功耗改善”。

   

 

来源:Cadence楷登
ACTSystem电路半导体通用航空航天汽车电子Cadence
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-03-18
最近编辑:3小时前
Cadence楷登
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本文翻译转载于:Cadence blog作者:Reela在动态系统设计领域,确保信号毫发无损地到达接收端只是冰山一角。伴随着封装密度的提升、更高的 PCB 走线密度和工作频率,系统设计的复杂性要求我们统筹考虑电气、机械、电磁和热动力效应。实现这一目标需要人类创造力与计算能力的结合,消除阻碍不同领域专家合作的架构孤岛。为了满足这些需求,系统级优化已经成为必要条件而不是锦上添花。传统的手工方法包括构建模型、测试、制作原型、优化并最终加工生产,局限性非常明显。这种方法极度依赖工程师的直觉进行优化,原型建立后,需要进行仿真以评估与设计目标的一致性。然而随着电子设计不断追求更强的性能,复杂性和紧凑度都在提高,仅依靠直觉已无法应对优化设计带来的挑战,因此我们需要更加先进的优化方法来应对日益复杂的现代化设计。基于 AI 的优化 Cadence 推出了 Optimality 智能系统优化器,这是一种利用人工智能技术帮助设计师应对现代设计挑战的新型优化技术。这项技术提供了多学科设计分析优化(MDAO)能力,可以执行从 IC 到封装再到板级的无缝系统级优化。将多物理场分析工具与 Optimality 资源优化器集成,可确保设计满足预期指标。自动化的流程大幅加速了优化过程,从而帮助工程师和设计师更容易、更高效地实现目标。Optimality Explorer 工作流程让用户设定输入参数和系统优化目标,并采用多物理场分析工具进行模拟。它使优化过程自动化并生成优化的设计和最终曲线。用户可以优化回波损耗、插入损耗、串扰隔离度等参数以及眼图、抖动和 BER 等系统标准。为了保证优化效率,设计人员必须预先考虑设计的几何参数变量,如线宽、间距、长度、叠层、焊盘尺寸、反垫片几何形状、钻头尺寸和通孔的残桩长度。创建模型时,还必须考虑 PVT 角、端接电阻(ODT)、抖动均衡等参数。Optimality Explorer 旨在帮助设计人员完成无缝的、无用户干预的设计优化。其算法可以让优化过程自动化,确保流畅和友好的用户体验。仅需不到 500 次迭代即可完成优化,实现了比传统方法更快的收敛速度,被称为设计领域 AI 驱动的多学科分析和优化工具。优化时需要注意的参数和考量例如,系统信道由发射器、接收器、PCB 互连、封装和载板组成。这些组件被抽象表述为发射器-接收器的 IBIS-AMI 模型,以及收发器件之间由布线和通孔构成的通道模型。 为了确保最佳信道性能,需考虑各种几何变量,如线宽、间距、长度、布线叠层、焊盘大小、反焊盘几何形状、钻头大小和通孔的残桩长度。创建模型时,还应考虑 PVT 角、端接电阻(ODT)和抖动均衡等参数。优化过程中,指定需要优化的设计参数和预期的优化目标。同时,创建额外的替代模型对这些参数的有效优化也极为重要。 Optimality Explorer 利用随机搜索生成的初始数据集构建并训练机器学习模型。它不断地分析模拟参数、更新设计变量、计算目标函数和约束条件,直到达成终止收敛的标准。 Optimality Explorer 旨在帮助设计人员简化优化过程,特别适用于需要同时优化多种可调参数的场景。它的算法可以实现优化过程自动化,无需用户干预,易于使用。与需要超过 2500 次迭代才能得到可接受结果的传统方法相比,Optimality Explorer 可以用不到 500 次迭代就得到最终结果,实现更快的收敛速度。利用 Optimality Explorer 实现效率提升在复杂的电路布局中,只使用单一的布线和通孔是远远不够的。因为每个组件都会影响其他组件的行为,需要构建所有组件的组合才能设计出完整的互连模型。两个交叉排线平面的差分对 Optimality Explorer 可以高效、准确地模拟并优化复杂的 3D 布局,它包括可用于 PC 电脑的场求解器,可以处理通常被认为极具挑战性的各种场景。例如,它可以在差分对设计中最大化交叉排线,实现更好的结果。Optimality Explorer 还可以减少穷举法扫描所需的模拟次数,更快地达到目标。Optimality Explorer 可以优化布局前和布局后的设计。例如,仅需 46 次模拟就实现了射频功率分配器的优化目标,而相比之下,穷举扫描则需要超过 300 万次模拟。Optimality Explorer 也可以被用于处理多参数设计,例如仅需 71 次迭代即完成对拥有 16 个参数的微带贴片天线的优化。 未来视野:Optimality 平台的扩展Optimality Explorer 工具的开发团队目前正致力于将该平台扩展到热动力学和流体动力学领域,涉及到将用于热分析的 Celsius 3D 求解器和用于流体动力学的 CFD 相结合。此外,电气约束将集成到现有的 Allegro X 设计平台约束管理器中,为用户提供更全面的解决方案。开发团队将持续提供这些改进的更新。驱动电子系统的多物理分析 破译现代系统高速信号优化难题是一项多维度的挑战。Optimality Explorer 突破了传统人工密集型优化过程的局限性,用 AI 驱动的技术取代了传统的设计-测试-改进循环的交互流程,从而生成最优的系统设计解决方案。Optimality Explorer 将像灯塔一样引导设计人员穿过复杂迷雾,利用自动化提高效率,走向通往综合设计解决方案的未来之路。 来源:Cadence楷登

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