Cadence与Samsung Foundry面向先进AI和3D-IC应用加速芯片创新
内容提要
内容提要
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Cadence 针对先进节点 SF2 全环绕栅极（GAA）推出经优化的 Cadence.AI 数字与模拟工具，旨在提高结果质量，加快电路工艺节点迁移
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Samsung Foundry 的所有多晶粒集成产品均采用 Cadence 先进的 3D-IC 技术，加快了堆叠芯粒的设计和组装速度
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Cadence 面向下一代 AI 设计提供广泛的 IP 产品组合和工具，助客户实现一次流片成功，缩短产品上市时间
中国上海，2024 年 6 月 18 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布与 Samsung Foundry 开展广泛合作，旨在推动技术进步，包括加快 Samsung Foundry 的先进全环绕栅极 (GAA）节点上 AI 和 3D-IC 半导体的设计速度。Cadence 与 Samsung 的持续合作大大推进了业界要求最苛刻应用中的系统和半导体开发，如人工智能、汽车、航空航天、超大规模计算和移动应用。
通过此次密切合作，Cadence 和 Samsung 展示出以下成果：
1
Cadence.AI 可降低漏电功耗，促进 SF2 GAA 测试芯片的开发：
Cadence 与 Samsung Foundry 密切合作，利用 Cadence® Cerebrus Intelligent Chip Explorer 和其 AI 技术，在 DTCO 和实施中，将 SF2 GAA 平台的漏电功耗最小化。与性能最佳的基线流程相比，Cadence.AI 成功将漏电功耗降低 10% 以上。作为持续合作的一部分，双方的共同客户正积极参与使用 Cadence.AI 进行 SF2 设计测试芯片的开发。
2
Cadence 的背面实现流程获得了 Samsung Foundry SF2 认证：
在 Cadence 和 Samsung Foundry 的通力合作下，完整的 Cadence 背面实现流程已获得 SF2 节点认证，可用于加速先进设计的开发。完整的 Cadence RTL-to-GDS 流程（包括 Genus™ Synthesis Solution、Innovus™ Implement System、Quantus™ Extraction Solution、Pegasus™ Verification System、Voltus™ IC Power Integrity Solution 和 Tempus™ Timing Signoff Solution）现已增强以支持背面实现要求，如背面布线、纳米 TSV 插入、布局和优化、签核寄生参数提取、时序和 IR 分析以及 DRC。Cadence 背面实施流程已经在一个成功的 Samsung SF2 测试芯片得到了验证，证明该流程已准备就绪并可供使用。
3
Cadence 与 Samsung Foundry 合作为 Samsung Foundry 的多晶粒产品提供解决方案：
Cadence Integrity™ 3D-IC 平台适用于 Samsung 的所有多晶粒集成产品，其早期分析和封装感知功能现能兼容 Samsung 的 3DCODE 2.0 版本。此外，Cadence 和 Samsung 还利用各种差异化技术扩大多晶粒合作，如使用 Cadence Celsius Studio 进行热翘曲分析，使用 Cadence Pegasus Verification System 进行系统级电路布局验证。Cadence 还为 Samsung 提供封装 PDK 支持，利用 Allegro X 系统缩短设计时间。该系统与 Integrity 3D-IC 平台相结合，可优化封装设计流程。
4
Cadence.AI 的 Virtuoso Studio 流程成功部署，用于模拟电路工艺迁移：
在 AI 驱动的 Virtuoso Studio 中，基于目的的例化映射可快速重定向原理图，而 Virtuoso Studio 先进优化平台中的电路优化帮助 Samsung 将 100MHz 振荡器设计从 14nm 工艺迁移到 8nm 工艺，使周转时间缩短 10 倍。此外，FinFET 到 GAA 模拟设计迁移参考流程可供双方的共同客户使用，且实验结果非常成功。
5
Cadence mmWave RFIC 设计流程成功用于 14RF 电路设计流片：
Cadence 和 Samsung 成功完成了一个 48GHz 功率放大器设计的流片，证实可实现对强大、完整系统参考流程的硅验证。该流程利用 Cadence EMX Designer 进行快速建模和自动生产版图，创建无源器件。利用 EMX 3D Planar Solver 进行全设计 EM 提取，利用 Voltus XFi 和 Quantus 进行 EM/IR 分析，确保集成电路满足严苛的指标要求，利用 Pegasus 进行 DRC/LVS 签核，AWR VSS 则为执行初始系统级预算和版图后验证提供无缝环境。合作客户可以放心地利用这一流程，及时向市场推出卓越的设计。
6
Cadence Pegasus Verification System 已通过 Samsung Foundry 4nm 和 3nm 工艺技术认证：
通过与 Samsung Foundry 合作，Cadence 的物理验证流程得到优化，能够帮助使用 Samsung Foundry 先进节点的共同客户达到签核准确度和运行时间目标，缩短产品上市时间。Pegasus 系统现已通过 Samsung Foundry 多个先进节点的认证，这些节点已经过客户的验证并投入生产，同时还提供简化的全包式许可支持。Pegasus 系统作为 iPegasus 集成到 AI 驱动的 Cadence Virtuoso Studio 中，实现了设计中签核质量 DRC 和版图实现中的交互式金属填充，将周转时间最多缩短 4 倍。
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Cadence IP 产品组合在先进的 Samsung 节点上提供全面的行业解决方案：
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Cadence 基于 Samsung SF5A 构建的最新 IP 包括业界卓越的 112G-ULR SerDes、PCIe® 6.0/5.0、UCIe™、DDR5-8400、DDR5/4-6400 内存 和 USB 2.0 PHY IP，为客户提供完整的平台解决方案
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Cadence 基于 Samsung SF5A 的 PCIe 6.0 PHY IP 已成功通过 PCIe 5.0 x8 合规性认证，并展示了与其他 PCIe 5.0/6.0 系统和测试设备的无缝互操作性，进一步展示了其 PCIe 解决方案的成熟度
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Cadence 正在进一步加强与 Samsung Foundry 的合作，不断突破性能极限，为 Samsung SF4X 和 SF2 上的 GDDR7 设计先进的内存 IP，并通过这一新的内存标准帮助重塑 HPC/AI 行业。
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Cadence 的先进验证技术可应对 AI 设计复杂性：
Samsung Foundry 在 SF3 中应用了 Cadence 的先进验证技术，如 Palladium Enterprise Emulation System、JasperC、STG 和 Xcelium ML，以应对日益复杂的 AI 芯片，并达到上市时间要求。
“Samsung 是一家典型的 chips-to-systems 公司，我们很荣幸能够与其合作开发这项技术，帮助双方的共同合作伙伴设计下一代智能系统”，Cadence 高级副总裁兼定制 IC 与 PCB 事业部总经理 Tom Beckley 说道，“AI 与现代加速计算的超融合需要强大的硅基础设施。有了这些新的 AI 驱动的、经过认证的设计流程和标准化解决方案，我们的共同客户可以放心地针对 Samsung 先进节点进行设计工作，实现他们的设计和上市时间目标。”
“Samsung 与 Cadence 密切合作，共同推进技术发展，帮助双方客户高效地向市场交付具有竞争力的设计”，Samsung Electronics 副总裁兼晶圆代工设计技术团队负责人 Sangyun Kim 表示，“在我们的共同努力下，客户能够利用 Samsung 的最新工艺和技术创新，突破最先进的 AI、超大规模计算和移动 SoC 设计的极限。”
