台积电与Cadence合作提供AI驱动的先进节点设计流程、硅验证IP和3D-IC解决方案

中国上海，2024 年 9 月 27 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布针对 AI 驱动的先进节点和 3D-IC 设计，正与台积电（TSMC）合作，以提高生产力，优化产品性能。人工智能应用的迅速普及，对能够处理巨量数据和计算的先进硅解决方案提出了前所未有的需求。为了满足这些不断升级的需求，业界正在推动先进节点硅片和 3D-IC 技术的发展。TSMC 和 Cadence 站在这场变革的最前沿，携手赋能客户，在提高性能的同时加快产品上市。

Cadence 业界卓越的数字和定制设计流程已通过 TSMC 认证，可用于其最新的 N3 和 N2P 工艺技术上的实现和签核。台积电和 Cadence 将延续长期设计技术协同优化 （DTCO） 合作伙伴传统，共同优化 A16 的功耗、性能和面积（PPA），增加 EDA 功能，以实现背面布线等先进技术。

同时，Cadence 和台积电还在合作开发 Cadence.AI 项目，助力 AI 驱动的下一代数字和模拟设计自动化技术不断进步，提供业界理想的生产力和结果质量。Cadence.AI 是一个芯片到系统的 AI 平台，涵盖设计和验证的各个方面。台积电与 Cadence 的合作主要集中在三个领域：

Cadence Integrity™ 3D-IC 平台是一款理想的系统级探索解决方案，一站式提供封装、模拟和数字实现，让高效的 3D-IC 设计成为可能。通过支持所有最新的 3Dblox 功能和结构，为创新开辟了新的机会。为了支持 TSMC 3DFabric™ 技术中的超高密度互联，TSMC 和 Cadence 通力合作，为裸片到裸片和裸片到基板连接开发了新一代高容量基板布线工具。

多物理场分析和优化是 3D-IC 技术取得成功的关键。除了电气/热分析之外，TSMC 和 Cadence 合作为 TSMC 3DFabric 提供翘曲/应力分析，Cadence 的 Celsius™ Studio 翘曲/应力分析仿真结果已经过实际项目验证。Cadence Integrity 3D-IC 平台还可分析热/电压对功耗/压降/ STA 的影响，并通过了 TSMC 3DFabric 验证。

AI 工厂的数据量庞大，因此需要更多互连和更广泛的功率范围。Cadence 提供全面的关键 IP 产品组合，用于在小芯片（chiplet）之间和数据中心之间高效地移动数据，包括Universal Chiplet Interconnect Express™（UCIe™）1.0、PCI Express^®（PCIe^®）6.0，以及全球首个经过硅验证的支持 TSMC N3 的 GDDR7（运行速率为 32Gbps），为数据中心和网络边缘的 AI 接口提供最具成本效益的性能。为了应对 AI 芯片之间日益增长的通信挑战，Cadence 硅光子设计解决方案支持 TSMC 的紧凑型通用光子引擎（COUPE）。

TSMC 和 Cadence 正在与领先车企携手合作。现如今，汽车设计中的电子元件越来越多，针对当前和未来制程节点（如 TSMC N5A 和之后的 N3A）的 IP 开发变得更加重要。

TSMC 和 Cadence 还合作展示了针对 TSMC 的先进制程节点、云端运行且具有极高精准度和可扩展性的芯片设计全流程。通过此次合作，双方客户可采用 Cadence 的各种云解决方案来缩短设计进度。